一種鎳硅化物的形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路制造技術(shù)領(lǐng)域，更具體地，涉及一種應(yīng)用應(yīng)力技術(shù)的鎳硅化物形成方法。
【背景技術(shù)】
[0002]在半導(dǎo)體制造技術(shù)中，金屬硅化物由于具有較低的電阻率且與其他材料具有很好的粘合性而被廣泛應(yīng)用于源/漏接觸和柵極接觸來降低接觸電阻。高熔點(diǎn)的金屬例如T1、Co,Ni等通過一步或多步退火工藝，與硅發(fā)生反應(yīng)即可生成低電阻率的金屬硅化物。隨著半導(dǎo)體工藝水平的不斷提高，特別是在45nm及其以下技術(shù)節(jié)點(diǎn)，為了獲得更低的接觸電阻，鎳及鎳的合金(例如NiPt)已成為形成金屬硅化物的主要材料。
[0003]隨著超大規(guī)模集成電路特征尺寸的微縮化持續(xù)發(fā)展，場效應(yīng)晶體管的尺寸也隨之越來越小，且操作的速度也越來越快。如何有效提高電子輸運(yùn)性能，改善電路元件的驅(qū)動電流正顯得日益重要。通過提高溝道區(qū)的載流子迀移率，能夠增大CMOS器件的驅(qū)動電流，提尚器件的性能。而提尚載流子遷移率的一種有效機(jī)制是在溝道區(qū)中廣生應(yīng)力。
[0004]一般而言，硅中電子的迀移率隨著沿電子迀移方向的拉應(yīng)力的增加而增加，并隨著壓應(yīng)力的增加而減少；相反，硅中帶正電的空穴的迀移率隨著空穴移動方向的壓應(yīng)力的增加而增大，并隨著拉應(yīng)力的增加而減少。因此，可以通過在溝道中引入適當(dāng)?shù)膲簯?yīng)力和拉應(yīng)力，來分別提高PMOS的空穴迀移率和NMOS的電子迀移率。例如，在PMOS器件的制造工藝中采用具有壓應(yīng)力的材料，而在NMOS器件中采用具有張應(yīng)力的材料，以向溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，從而提尚載流子的遷移率。
[0005]在上述形成例如Ni金屬硅化物的工藝中，現(xiàn)有技術(shù)一般是通過在NMOS和PMOS器件上覆蓋一 NiPt金屬層，并在NiPt金屬層上覆蓋一 TiN層作為NiPt的保護(hù)層(caplayer)，進(jìn)而通過退火工藝使鎳與硅發(fā)生反應(yīng)生成低電阻率的鎳硅化物。TiN保護(hù)層可用來防止NiPt被氧化。
[0006]可是，上述現(xiàn)有的Ni硅化物形成工藝，采用的是具有單一應(yīng)力的TiN覆蓋在NMOS和PMOS上，作為NiPt的保護(hù)層，而單一應(yīng)力(張應(yīng)力或壓應(yīng)力)的TiN只能對NMOS或PMOS其中之一的電子迀移率或空穴迀移率的提高作出貢獻(xiàn)，但在有利于其中之一的情況下，卻會對另一器件的電性能帶來不利影響。
[0007]因此，現(xiàn)有的Ni硅化物形成工藝沒有考慮到在金屬硅化物的形成過程中引入的TiN應(yīng)力層所帶來的負(fù)面作用，需要加以優(yōu)化。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種新的鎳硅化物的形成方法，避免了在金屬硅化物的形成過程中，引入應(yīng)力層所帶來的負(fù)面作用。
[0009]為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0010]一種鎳硅化物的形成方法，包括以下步驟:
[0011]步驟SO1:提供一形成有NMOS和PMOS的半導(dǎo)體襯底，沉積一 SiN層作為金屬硅化物阻擋層，并選擇性地去除需要形成金屬硅化物區(qū)域的SiN ;
[0012]步驟S02:依次沉積一 NiPt層和壓應(yīng)力第一 TiN層，并選擇性地去除NMOS上的第一TiN 層;
[0013]步驟S03:沉積一拉應(yīng)力第二 TiN層，并選擇性地去除PMOS上的第二 TiN層；
[0014]步驟S04:進(jìn)行第一次退火，在需要形成金屬硅化物的區(qū)域形成第一鎳硅化物；
[0015]步驟S05:去除第一、第二 TiN層、沒有反應(yīng)的NiPt層以及SiN層；
[0016]步驟S06:進(jìn)行第二次退火，在需要形成金屬硅化物的區(qū)域形成第二鎳硅化物。
[0017]優(yōu)選地，所述第一鎳硅化物為Ni2Si。
[0018]優(yōu)選地，所述第二鎳硅化物為NiSi。
[0019]優(yōu)選地，所述NiPt中Pt的含量范圍為O?15%。
[0020]優(yōu)選地，所述NiPt的厚度范圍為30?300埃。
[0021]優(yōu)選地，所述第一、第二 TiN層的厚度不同。
[0022]優(yōu)選地，所述第一 TiN層的厚度范圍為20?300埃。
[0023]優(yōu)選地，所述第二 TiN層的厚度范圍為20?300埃。
[0024]優(yōu)選地，步驟S03和步驟S04中，在沉積第二 TiN層后，保留PMOS上的第二 TiN層，直接進(jìn)行第一次退火。
[0025]從上述技術(shù)方案可以看出，本發(fā)明通過應(yīng)用應(yīng)力技術(shù)，在NMOS和PMOS上采用應(yīng)力相反的TiN作為NiPt的保護(hù)層，在后續(xù)的鎳硅化物形成過程中，不同的應(yīng)力經(jīng)過反應(yīng)以及相變被記憶下來，使形成的鎳硅化物可對NMOS溝道施加拉應(yīng)力，對PMOS溝道施加壓應(yīng)力，從而避免了在金屬硅化物的形成過程中，引入應(yīng)力層所帶來的負(fù)面作用，改善了器件的性會K。
【附圖說明】
[0026]圖1是本發(fā)明一種鎳硅化物的形成方法的流程圖；
[0027]圖2?圖7是本發(fā)明一較佳實施例中根據(jù)圖1的方法形成鎳硅化物的工藝結(jié)構(gòu)示意圖。
【具體實施方式】
[0028]下面結(jié)合附圖，對本發(fā)明的【具體實施方式】作進(jìn)一步的詳細(xì)說明。
[0029]需要說明的是，在下述的【具體實施方式】中，在詳述本發(fā)明的實施方式時，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說明，特對附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進(jìn)行了局部放大、變形及簡化處理，因此，應(yīng)避免以此作為對本發(fā)明的限定來加以理解。
[0030]在以下本發(fā)明的【具體實施方式】中，請參閱圖1，圖1是本發(fā)明一種鎳硅化物的形成方法的流程圖。同時，請參閱圖2?圖7，圖2?圖7是本發(fā)明一較佳實施例中根據(jù)圖1的方法形成鎳硅化物的工藝結(jié)構(gòu)示意圖。圖2?圖7中形成的器件結(jié)構(gòu)，可與圖1中的各步驟相對應(yīng)。如圖1所示，本發(fā)明的一種鎳硅化物的形成方法，包括以下步驟:
[0031]如框01所示，步驟SOl:提供一形成有NMOS和PMOS的半導(dǎo)體襯底，沉積一 SiN層作為金屬硅化物阻擋層，并選擇性地去除需要形成金屬硅化物區(qū)域的SiN。
[0032]請參閱圖2。首先，在半導(dǎo)體襯底I上形成NMOS和PMOS器件，例如包括形成STI (淺溝槽隔離)、柵極2、源/漏等結(jié)構(gòu)。襯底I可采用常規(guī)硅片執(zhí)行，柵極2可采用多晶硅柵極。然后，在襯底及NMOS、PMOS器件表面沉積一層SiN層3，作為金屬硅化物阻擋層(SAB hardmask)ο
[0033]請參閱圖3。接著，可采用公知的光刻及刻蝕工藝，對SiN層進(jìn)行圖形化。例如通過光刻技術(shù)，將圖形轉(zhuǎn)移到SiN上，再經(jīng)干法刻蝕，選擇性地去除需要形成金屬硅化物區(qū)域的SiN，即去除柵極和源/漏區(qū)域的SiN(圖示為簡化，已將SiN層圖形全部略去，請避免誤解)。該區(qū)域?qū)⒂糜谛纬山饘俳佑|。
[0034]如框02所示，步驟S02:依次沉積一 NiPt層和壓應(yīng)力第一