半導體結構及其制法【
技術領域：
】[0001]本發(fā)明涉及一種半導體制程，尤指一種具有承載功能的半導體結構及其制法?！?br>背景技術：
】[0002]由于通訊、網絡、及電腦等各式可攜式(Portable)電子產品及其周邊產品輕薄短小的趨勢的日益重要，且該等電子產品朝多功能及高性能的方向發(fā)展，半導體制程上則不斷朝向積體化更高的制程演進，且高密度的構裝結構為業(yè)者追求的目標。因此，半導體及封裝廠商開始將半導體構裝的發(fā)展轉向三維封裝技術，以進一步實現能夠支援這些更輕薄效能更佳的電子產品所需的高密度構裝系統(tǒng)。[0003]三維封裝技術即所謂的3D積體電路(3DIC)，是將具有主動元件的多個層晶片或電路基板藉由各種方式整合至單一積體電路上。具體而言，3D積體電路技術將多個晶片以立體或三維的構裝方式共同設置于單一積體電路上。因此，在3D積體電路技術中需要高密度的電性互連技術，以于晶片的主動表面及/或背面設置電性接點，以提供立體堆疊及/或高密度的封裝。[0004]具娃穿孔(Throughsiliconvia,TSV)的中介板(interposer)的技術為目前用以實現3D積體電路的關鍵技術之一，藉由設置在晶片或基板中作為垂直電性連接的硅穿孔，于給定面積上堆疊更多晶片，從而增加堆疊密度。而且藉由硅穿孔設計能夠提供更有效地整合，例如可整合不同制程或者降低傳遞延遲，同時更因為有較短的互連長度，進而降低功率消耗、增進效能、及增加傳輸頻寬。因此，硅穿孔技術使得晶片堆疊組合構造的技術能進一步朝向低功率、高密度及微縮化制程的趨勢邁進。[0005]如圖1A至圖1F所示，其為現有半導體結構I的制法的剖面示意圖。[0006]如圖1A所示，提供一中介板10，其具有相對的置晶側1a與背側13、及多個連通該置晶側1a的導電穿孔100，且該置晶側1a上具有電性連接該導電穿孔100的線路重布結構(Redistribut1nlayer,RDL)11,并于該置晶側1a上藉由結合層120結合一玻璃板12。[0007]如圖1B所示，研磨該背側13，以薄化該中介板10并形成相對該置晶側1a的中介側10b，并令該導電穿孔100連通該中介側10b。[0008]如圖1C所示，形成外露該導電穿孔100的絕緣層14于該中介側1b上，并形成凸塊底下金屬層(UnderBumpMetallurgy,UBM)15于該導電穿孔100的外露端上,使該凸塊底下金屬層15電性連接該導電穿孔100。[0009]如圖1D所示，于該些凸塊底下金屬層15上結合多個如焊球的導電元件16后，再以另一玻璃板12’上的膠材17包覆該些導電元件16。[0010]如圖1E所示，移除該玻璃板12與結合層120，再進行切單制程。[0011]如圖1F所示，藉由多個導電凸塊180覆晶結合一半導體元件18于該線路重布結構11上，并移除該另一玻璃板12’與膠材17，以制成該半導體結構I。[0012]于后續(xù)制程中，該半導體結構I可將該中介板10的中介側1b藉由該些導電元件16連接至一封裝基板9。[0013]然而，于現有半導體結構I的制法中，使用該中介板10實現3D積體電路，而該中介板10上的制程需利用置晶側1a與背側13進行雙面電路導通設計(如該導電元件16、半導體元件18等制作)及搬運薄化后的中介板10等作業(yè),所以用暫時接合(TemporaryBond)技術進行該些作業(yè)，即利用較硬、可耐高溫的材質(如該玻璃板12，12’或硅晶圓)當作承載件，致使于制程中需多次進行結合/移除該玻璃板12，12’的步驟，且該玻璃板12，12’不能重復使用，造成制作成本難以降低。[0014]因此，如何解決上述現有技術的種種缺點，實為目前各界亟欲解決的技術問題?！?br/>發(fā)明內容】[0015]為解決上述現有技術的種種問題，本發(fā)明的主要目的為揭露一種半導體結構及其制法，能簡化制程及降低制作成本。[0016]本發(fā)明的半導體結構，包括:第一半導體基板，其具有相對的第一側與第二側、及連通該第一側與第二側的多個第一導電穿孔；第二半導體基板，其具有相對的第三側與第四側、及連通該第三側與第四側的多個第二導電穿孔，且該第一半導體基板的第一側結合至該第二半導體基板的第三側，使該第一導電穿孔與該第二導電穿孔相互電性導通；以及至少一電子元件，其設于該第一半導體基板的第二側且電性連接該第一導電穿孔。[0017]本發(fā)明又提供一種半導體結構的制法，其包括:提供一第一半導體基板與一第二半導體基板，該第一半導體基板具有相對的第一側與第二側、及位于其中并外露于該第一側的多個第一導電穿孔，且該第二半導體基板具有相對的第三側與第四側、及位于其中并外露于該第三側的多個第二導電穿孔；結合該第一半導體基板的第一側與該第二半導體基板的第三側，使該第一導電穿孔與該第二導電穿孔相互電性導通；以及設置至少一電子元件于該第一半導體基板的第二側上，且該電子元件電性連接該該第一導電穿孔。[0018]前述的制法中，還包括于設置該電子元件后，進行切割制程。[0019]前述的半導體結構及其制法中，該第一半導體基板的第一側具有氧化層，以結合該第二半導體基板的第三側?；蛘?，該第二半導體基板的第三側具有氧化層，以結合該第一半導體基板的第一側?；蛘?，該第一半導體基板的第一側具有第一氧化層，且該第二半導體基板的第三側具有第二氧化層，令該第一氧化層結合該第二氧化層，以結合該第一與第二半導體基板。[0020]前述的半導體結構及其制法中，該第一半導體基板的第一側具有線路重布層，以結合該第二半導體基板的第三側與該第二導電穿孔。例如，該第二半導體基板的第三側具有氧化層，以結合該線路重布層。[0021]前述的半導體結構及其制法中，該電子元件為半導體元件。[0022]前述的半導體結構及其制法中，還包括形成封裝層于該第一半導體基板的第二側上以包覆該電子元件，且該封裝層外露該電子元件的部分表面。例如，于形成該封裝層之前，形成底膠于該第一半導體基板的第二側與該電子元件之間。[0023]前述的半導體結構及其制法中，還包括形成多個導電元件于該第二半導體基板的第四側上，且該些導電元件電性連接該第二導電穿孔。[0024]前述的半導體結構及其制法中，還包括于設置該電子元件之前，形成第一線路重布結構于該第一半導體基板的第二側上，且該第一線路重布結構電性連接該第一導電穿孔，使該電子元件設于該第一線路重布結構上且電性連接該第一線路重布結構。[0025]另外，前述的半導體結構及其制法中，還包括形成第二線路重布結構于該第二半導體基板的第四側上，且該第二線路重布結構電性連接該第二導電穿孔。[0026]由上可知，本發(fā)明的半導體結構及其制法，主要藉由第二半導體基板同時作為承載件與封裝基板，因而無需移除該第二半導體基板，且于后續(xù)制程中無需增設如現有封裝基板，所以相較于現有技術，本發(fā)明的制法不需反復進行結合/移除承載件的制程，因而能簡化制程，且同時降低制作成本。[0027]此外，該第一與第二半導體基板可利用氧化層作結合及利用該第一與第二導電穿孔對接，以形成融合對接，而提升結合性?！靖綀D說明】[0028]圖1A至圖1F為顯示現有半導體結構的制法的剖面示意圖；以及[0029]圖2A至圖2F為本發(fā)明的半導體結構的第一實施例的制法的剖面示意圖；其中，圖2A’為圖2A的另一方式，圖2F’及圖2F”為圖2F的其它不同實施例；以及[0030]圖3為本發(fā)明的半導體結構的第二實施例的剖面示意圖；其中，圖3’為圖3的另一實施例。[0031]主要組件符號說明[0032]1、2、2’、2”、3、3’半導體結構[0033]10中介板[0034]1a置晶側[0035]1b中介側[0036]100導電穿孔[0037]11線路重布結構[0038]12、12’玻璃板[0039]120結合層[0040]13背側[0041]14絕緣層[0042]15凸塊底下金屬層[0043]16、25導電元件[0044]17膠材[0045]18半導體元件[0046]180、230導電凸塊[0047]20第一半導體基板[0048]20a第一側[0049]20b第二側[0050]200第一導電穿孔[0051]201第一氧化層[0052]202線路重布層[0053]202a絕緣部[0054]202b線路[0055]203鈍化層[0056]22第二半導體基板[0057]22a第三側[0058]22b第四側[0059]220第二導電穿孔[0060]221第二氧化層[0061]21第一線路重布結構[0062]210、260介電層[0063]211、261線路層[0064]212、262導電盲孔[0065]23電子元件[0066]23a作用面[0067]23b非作用面[0068]2當前第1頁1 2 3