三維多層阻變存儲器的制造方法
【技術領域】
[0001] 本發(fā)明涉及集成電路制造領域，特別涉及一種三維多層阻變存儲器。
【背景技術】
[0002] 隨著存儲器市場逐漸受消費電子驅動，對高密度低成本的存儲需求不斷增加。目 前，閃存（flash)是最流行的高密度存儲器，但是可以預見隨著特征尺寸的縮小，閃存會遇 到發(fā)展瓶頸，阻變存儲器（resistiveswitchmemory)作為一種閃存的潛在替代者正被廣 泛關注，其尺寸不僅能夠隨特征尺寸的縮小而縮小，而且易于制造。目前，阻變存儲器通常 采用ITlR(onetransistoroneresistor)結構，如圖1配合圖2所示，這種結構具有抗 干擾能力強的優(yōu)點，但是它是單層結構，不利于高密度的應用。

【發(fā)明內容】

[0003] 本發(fā)明要解決的技術問題是提供一種與現有阻變存儲器相比較具有高密度存儲 能力的三維多層阻變存儲器。
[0004] 為解決上述技術問題本發(fā)明的三維多層阻變存儲器，包括：1個制作在硅片上的 選通管和至少2個堆疊在2層金屬層之間的存儲電阻；每個存儲電阻一端通過所述2層金 屬層中的底金屬層連接所述選通管漏端，另一端連接所述2層金屬層中的頂金屬層分別作 為該阻變存儲器的位線；所述選通管其柵端作為該阻變存儲器的字線，其源端作為該阻變 存儲器的源線。
[0005] 所述選通管采用通過柵極控制開關的MOS管，可以是NMOS也可以是PM0S。
[0006] 其中，所述存儲電阻個數為2~100個。
[0007] 其中，所述金屬層的層數為2~10層。
[0008] 其中，所述被堆疊在不同金屬層的存儲電阻在堅直方向上位置完全重合。
[0009]其中，所述金屬層是鋁Al、鋁銅Alcu或銅Cu,所述存儲電阻的阻變存儲介質是鎢 氧化物WOx或二氧化鉿Hf02。
[0010] 本發(fā)明的三維多層阻變存儲器ITxR(其中X代表存儲電阻的個數取值范圍是2~ 100的整數)在提高阻變存儲器存儲密度的同時相對傳統ITlR阻變存儲器在面積上具有較 大優(yōu)勢。
【附圖說明】
[0011] 下面結合附圖與【具體實施方式】對本發(fā)明作進一步詳細的說明：
[0012] 圖1是現有ITlR阻變存儲器的結構示意圖一。
[0013] 圖2是現有ITlR阻變存儲器的結構示意圖二。
[0014] 圖3是本發(fā)明一實施例的結構示意圖一。
[0015] 圖4是本發(fā)明一實施例的結構示意圖二。
[0016] 附圖標記說明
[0017]WL是字線
[0018]SL是源線
[0019]BL是位線
[0020] Ml~M4是第一~第四金屬層
[0021]Rl~R4是第一~第四存儲電阻
【具體實施方式】
[0022] 如圖3配合圖4所示，以一個1T4R存儲單元在0. 13um工藝下為例，字線WL由選 通管的多晶硅柵極形成，位線BL由第二金屬層M2和第四金屬層M4形成，源線SL由選通管 的有源區(qū)形成，
[0023] 選通管制作在硅片上，第一存儲電阻Rl和第二存儲電阻R2位于第三金屬層M3和 第四金屬層M4之間(在M3和M4之間M3是頂金屬層，M4是底金屬層）;第三存儲電阻R3和 第四存儲電阻R4位于第一金屬層Ml和第二金屬層M2之間（在Ml和M2之間M2是頂金屬 層，M3是底金屬層）；
[0024] 第一存儲電阻Rl和第二存儲電阻R2 -端連接第三金屬層M3,另一端連接第四金 屬層M4;第三存儲電阻R3和第四存儲電阻R4 -端連接第二金屬層M3,另一端連接第一金 屬層Ml;第三金屬層M3和第一金屬層Ml相連后連接選通管的漏端；第一存儲電阻Rl和第 二存儲電阻R2連接第四金屬層M4的一端分別作為位線BLl和BL2,第三存儲電阻R3和第 四存儲電阻R4連接第二金屬層M2的一端分別作為位線BL3和BL4 ;所述選通管其柵端作為 該阻變存儲器的字線，其源端作為該阻變存儲器的源線。這樣得到一個1T4R阻變存儲器，4 個存儲電阻共享1個選通管；
[0025] 基于上述結構，本發(fā)明的存儲電阻個數可為2~100,金屬層的層數可為2~10 層。
[0026] 一個1T4R阻變存儲器可以存4位數據，ITlR以Ml為BL參考圖1、圖2所示。雖 然其一個單元結構面積比1T4R小，但由于一個阻變存儲器只能存1位數據。本發(fā)明的阻變 存儲器與傳統ITlR結構相比，1T4R存儲密度可以提高30%。在單元結構Y方向上的尺寸， ITlR和ITXR相同，在單元結構X方向上的尺寸，尺寸最小可以不超過ITlR的2倍，以1T4R 為例，一個單元的存儲密度為ITlR的4倍，但最小面積不到ITlR的2倍，所以可以提高存 儲密度1倍以上，詳細數據如表1所示：
【主權項】
1. 一種H維多層阻變存儲器，其特征在于，包括；1個制作在娃片上的選通管和至少2 個堆疊在2層金屬層之間的存儲電阻； 每個存儲電阻一端通過所述2層金屬層中的底金屬層連接所述選通管漏端，另一端連 接所述2層金屬層中的頂金屬層分別作為該阻變存儲器的位線； 所述選通管其柵端作為該阻變存儲器的字線，其源端作為該阻變存儲器的源線。
2. 如權利要求1所述的H維多層阻變存儲器，其特征在于；所述存儲電阻個數為2~ 100 個。
3. 如權利要求1所述的H維多層阻變存儲器，其特征在于；所述金屬層的層數為2~ 10層。
4. 如權利要求1所述的H維多層阻變存儲器，其特征在于：所述被堆疊在不同金屬層 的存儲電阻在豎直方向上位置完全重合。
5. 如權利要求1所述的H維多層阻變存儲器，其特征在于：所述金屬層是鉛A1、鉛銅 Alcu或銅化，所述存儲電阻的阻變存儲介質是鶴氧化物WOx或二氧化給Hf02。
【專利摘要】本發(fā)明公開了一種三維多層阻變存儲器，包括：1個制作在硅片上的選通管和至少2個堆疊在2層金屬層之間的存儲電阻；每個存儲電阻一端通過所述2層金屬層中的底金屬層連接所述選通管漏端，另一端連接所述2層金屬層中的頂金屬層分別作為該阻變存儲器的位線；所述選通管其柵端作為該阻變存儲器的字線，其源端作為該阻變存儲器的源線。本發(fā)明的三維多層阻變存儲器在提高阻變存儲器存儲密度的同時相對傳統阻變存儲器在面積上具有較大優(yōu)勢。
【IPC分類】H01L45-00
【公開號】CN104716259
【申請?zhí)枴緾N201310684491
【發(fā)明人】蘇波, 劉凱, 張可鋼, 陳華倫
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2015年6月17日
【申請日】2013年12月13日