元件30的上表面與第二電子元件40的上表面可為共平面。但并未限定于此，在其他實施例中，第一電子元件30的上表面與第二電子元件40的上表面可具有一距離Dl (參照圖1)介于O?30 μ m之間。
[0050]當?shù)谝浑娮釉?0的上表面與第二電子元件40的上表面共平面或具有一距離Dl介于O?30 μ m之間時，可提高第一電子元件30與第二電子元件40上的絕緣材料50各部位的厚度均勻性。此外，由于絕緣材料50的各部位的厚度的差異甚小之故，可簡化形成開孔55的程式設(shè)計(例如是以激光的方式)，同時提升開孔55被電鍍填滿的效能。
[0051]本發(fā)明并未限制半導體封裝結(jié)構(gòu)內(nèi)，堆迭的基板的數(shù)量。圖3A、3B繪示本發(fā)明另一實施例的半導體封裝結(jié)構(gòu)200的部分制造流程剖面圖。在此實施例中，關(guān)于形成基板堆迭、貫孔與圖案化等工藝方式皆以與前述類似的工藝方式進行，在此不多加贅述。
[0052]如圖3A、3B所示，半導體封裝結(jié)構(gòu)200更包括一第三基板15配置(堆迭)于第一基板10與第二基板20之間。第三基板15的厚度可介于40?400 μ m之間,端視半導體封裝結(jié)構(gòu)200的需求而改變，其中半導體封裝結(jié)構(gòu)200的整體厚度可介于80?400 μ m之間。接著，可形成一第二貫孔16穿過第三基板15，第二貫孔16的位置對應(yīng)于兩個第一貫孔12其中之一的位置設(shè)置，且第二貫孔16的孔徑C2小于或等于第一貫孔12的孔徑Q。
[0053]在一實施例中，半導體封裝結(jié)構(gòu)200也可包括一第三電子元件35。如圖3B所示，第三電子元件35同時配置于第一貫孔12與第二貫孔16內(nèi)，且第三電子元件35與第一電子元件30具有不同的厚度。在此實施例中，第三電子元件35可如第一電子元件30 —樣皆為被動元件。也就是說，半導體封裝結(jié)構(gòu)200可將不同厚度的被動元件設(shè)置于同一封裝結(jié)構(gòu)中，同時避免封裝結(jié)構(gòu)整體厚度增加。
[0054]在另一實施例中，也可將一第二貫孔18直接形成并穿過第二基板25。圖4A?4E繪示本發(fā)明另一實施例的半導體封裝結(jié)構(gòu)300的部分制造流程剖面圖。
[0055]如圖4A所示，堆迭具有第一貫孔12的第一基板17與具有第二貫孔18的第二基板25。在本實施例中，第一基板17的底面積小于第二基板25的底面積，其堆迭方式如前述實施例，在此不多加贅述。
[0056]如圖4B所不,在第二基板25的下表面251形成一黏著層75。
[0057]如圖4C所示，分別提供一第一電子元件30與一第三電子元件35于第一貫孔12與第二貫孔18內(nèi)。同時配置一第二電子兀件40于第一基板17的上表面171。第三電子兀件35與第一電子元件30具有不同的厚度。在此實施例中，第三電子元件35可如第一電子元件30 —樣皆為被動元件，而第二電子元件40可為一主動元件。
[0058]如圖4D所示，提供一第一絕緣材料51于第一基板17的上表面171上，且第一絕緣材料51環(huán)繞第一電子元件30、第二電子元件40與第三電子元件35。
[0059]如圖4E所示，移除黏著層75并提供一第二絕緣材料52于第二基板25的下表面。
[0060]要注意的是，雖然上述各實施例的電子元件與圖案化導電層皆配置于各基板的上表面，但本發(fā)明并未限定于此。在本發(fā)明其他實施例中，也可通過在基板上形成更多的貫孔，將基板的上下表面導通。
[0061]由上述各實施例可知，本發(fā)明的半導體封裝結(jié)構(gòu)能有效解決主動元件與被動元件的厚度不同而造成半導體封裝結(jié)構(gòu)整體厚度增加的問題，同時更能配合不同被動元件的厚度，具有相當大的工藝彈性。此外，由于位在各基板表面上的電子元件整體厚度較低，使基板能有效吸收造成電子元件形變的應(yīng)力，避免發(fā)生翹曲現(xiàn)象而破壞半導體結(jié)構(gòu)內(nèi)部的布線電路。
[0062]綜上所述，雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視權(quán)利要求書所界定者為準。
【主權(quán)項】
1.一種半導體封裝結(jié)構(gòu)，其特征在于，包括: 一第一基板，具有至少一第一貫孔與一第一上表面； 一第二基板，具有一第二上表面，該第二基板配置于該第一基板之下； 一第一電子元件，配置于該至少一第一貫孔內(nèi)； 一第二電子元件，配置于該第一上表面，且該第二電子元件的厚度小于該第一電子元件的厚度； 一絕緣材料，配置于該第一上表面上且環(huán)繞該第一電子元件與該第二電子元件；以及一布線結(jié)構(gòu)，配置于該絕緣材料上，其中該布線結(jié)構(gòu)包括一圖案化導電層，且該圖案化導電層電性連接該第一電子元件與該第二電子元件。
2.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其特征在于，該第一電子元件的上表面與該第二電子元件的上表面共平面。
3.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其特征在于，該第一電子元件的上表面與該第二電子元件的上表面具有一距離，該距離介于O?30 μ m之間。
4.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其特征在于，更包括一黏著層，該黏著層位于該第二上表面并連接該第一電子元件。
5.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其特征在于，更包括一第三基板，該第三基板配置于該第一基板與該第二基板之間，其中該第三基板具有一第二貫孔，該第二貫孔的位置對應(yīng)于該至少一第一貫孔其中之一的位置設(shè)置。
6.如權(quán)利要求5所述的半導體封裝結(jié)構(gòu)，其特征在于，更包括一第三電子元件，該第三電子元件同時配置于該第二貫孔與該至少一第一貫孔內(nèi)。
7.如權(quán)利要求5所述的半導體封裝結(jié)構(gòu)，其特征在于，該第二貫孔的孔徑小于或等于該至少一第一貫孔的孔徑。
8.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其特征在于，更包括一第三電子元件，其中該第二基板具有至少一第二貫孔，該第三電子元件配置于該至少一第二貫孔內(nèi)。
9.如權(quán)利要求1所述的半導體封裝結(jié)構(gòu)，其特征在于，該第二電子元件與該第一上表面之間更包括一銅墊層。
10.一種半導體封裝結(jié)構(gòu)的制造方法，其特征在于，包括: 提供一第一基板，該第一基板具有一第一上表面； 形成至少一第一貫孔穿過該第一基板； 提供一第二基板，該第二基板具有一第二上表面； 堆迭該第一基板于該第二基板之上； 配置一第一電子元件于該至少一第一貫孔內(nèi)； 配置一第二電子元件于該第一上表面，且該第二電子元件的厚度小于該第一電子元件的厚度； 提供一絕緣材料于該第一上表面上，且該絕緣材料環(huán)繞該第一電子元件與該第二電子元件；以及 形成一布線結(jié)構(gòu)于該絕緣材料上，其中該布線結(jié)構(gòu)包括一圖案化導電層，且該圖案化導電層電性連接該第一電子元件與該第二電子元件。
11.如權(quán)利要求10所述的制造方法，其特征在于，該第一電子元件的上表面與該第二電子元件的上表面共平面。
12.如權(quán)利要求10所述的制造方法，其特征在于，該第一電子元件的上表面與該第二電子元件的上表面具有一距離，該距離介于O?30 μ m之間。
13.如權(quán)利要求10所述的制造方法，其特征在于，更包括: 形成一黏著層于該第二上表面，其中該黏著層連接該第一電子元件。
14.如權(quán)利要求10所述的制造方法，其特征在于，更包括: 提供一第三基板于該第一基板與該第二基板之間。
15.如權(quán)利要求14所述的制造方法，其特征在于，更包括: 形成一第二貫孔穿過該第三基板，其中該第二貫孔的位置對應(yīng)于該至少一第一貫孔其中之一的位置設(shè)置； 提供一第三電子元件同時配置于該第二貫孔與該至少一第一貫孔內(nèi)。
16.如權(quán)利要求15所述的制造方法，其特征在于，該第二貫孔的孔徑小于或等于該至少一第一貫孔的孔徑。
17.如權(quán)利要求10所述的制造方法，其特征在于，更包括: 形成至少一第二貫孔穿過該第二基板； 提供一第三電子元件配置于該至少一第二貫孔內(nèi)。
18.如權(quán)利要求10所述的制造方法，其特征在于，更包括: 形成一銅墊層于該第二電子元件與該第一上表面之間。
【專利摘要】一種半導體封裝結(jié)構(gòu)，包括一第一基板、一第二基板、一第一電子元件、一第二電子元件、一絕緣材料以及一布線結(jié)構(gòu)。第一基板具有至少一第一貫孔與一第一上表面。第二基板具有一第二上表面，第二基板配置于第一基板之下。第一電子元件配置于至少一第一貫孔內(nèi)。第二電子元件配置于第一上表面，且第二電子元件的厚度小于第一電子元件的厚度。絕緣材料配置于第一上表面上且環(huán)繞第一電子元件與第二電子元件。布線結(jié)構(gòu)配置于絕緣材料上，其中布線結(jié)構(gòu)包括一圖案化導電層，且圖案化導電層電性連接第一電子元件與第二電子元件。
【IPC分類】H01L23-13, H01L21-50, H01L25-00
【公開號】CN104576620
【申請?zhí)枴緾N201310499364
【發(fā)明人】李志成, 蘇洹漳, 田興國
【申請人】日月光半導體制造股份有限公司
【公開日】2015年4月29日
【申請日】2013年10月22日