一種FinFET結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件制造方法，具體地，涉及一種FinFET結(jié)構(gòu)及其制造方法。
技術(shù)背景
[0002]隨著半導(dǎo)體器件的尺寸按比例縮小，出現(xiàn)了閾值電壓隨溝道長(zhǎng)度減小而下降的問(wèn)題，也即，在半導(dǎo)體器件中產(chǎn)生了短溝道效應(yīng)。為了應(yīng)對(duì)來(lái)自半導(dǎo)體涉及和制造方面的挑戰(zhàn)，導(dǎo)致了鰭片場(chǎng)效應(yīng)晶體管，即FinFET的發(fā)展。
[0003]已經(jīng)認(rèn)識(shí)到，在FinFET結(jié)構(gòu)中，為了增強(qiáng)柵對(duì)溝道的控制能力，更好的抑制短溝道效應(yīng)，希望Fin溝道部分越窄越好。然而在源/漏區(qū)，過(guò)窄的Fin結(jié)構(gòu)將會(huì)導(dǎo)致大的寄生電阻，影響器件特性。為了減小源漏區(qū)寄生電阻，現(xiàn)有工藝技術(shù)通常先制作一個(gè)很薄的Fin結(jié)構(gòu)，在完成柵疊層結(jié)構(gòu)和源漏區(qū)離子注入之后，對(duì)源漏區(qū)進(jìn)行外延生長(zhǎng)以增大源漏區(qū)寬度。這種方法較好的提高的器件性能，但由于外延生長(zhǎng)所需工藝條件復(fù)雜，在一定程度上增加了工藝復(fù)雜性。
[0004]為了更好的解決這一問(wèn)題，本發(fā)明提供了一種FinFET制作方法，采用先制作一個(gè)較厚的Fin結(jié)構(gòu)，再通過(guò)對(duì)溝道部分進(jìn)行減薄形成窄溝道，有效抑制了器件的短溝道效應(yīng)，同時(shí)降低了源漏寄生電阻的影響，與現(xiàn)有技術(shù)相比，有效地提高了器件性能，降低了工藝復(fù)雜度。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種FinFET制作方法，有效抑制了器件的短溝道效應(yīng)，同時(shí)降低了源漏寄生電阻的影響。具體地，本發(fā)明包括以下步驟:
[0006]a.提供襯底；
[0007]b.在所述襯底上形成鰭片，該鰭片的寬度大于預(yù)期溝道寬度；
[0008]c.進(jìn)行淺溝槽隔離；
[0009]d.在所述鰭片中部的溝道上方和側(cè)面形成偽柵疊層，在鰭片兩端分別形成源漏區(qū)；
[0010]e.淀積層間介質(zhì)層以覆蓋所述偽柵疊層和所述源漏區(qū)，進(jìn)行平坦化，露出偽柵疊層；
[0011]f.移除偽柵疊層，露出溝道部分；
[0012]g.在溝道頂部形成刻蝕停止層；
[0013]h.沿溝道兩側(cè)垂直于溝道側(cè)表面方向?qū)系肋M(jìn)行減薄，直至得到所需寬度；
[0014]1.移除刻蝕停止層。
[0015]其中，在步驟b中，所述鰭片的寬度為30?50nm。
[0016]其中，在步驟g中，所述刻蝕停止層的形成方式可以是在溝道頂部形成P型重?fù)诫s區(qū)域，所述重?fù)诫s區(qū)域的形成方式為離子注入，所述離子注入的元素為BF2,摻雜濃度為Iel9cm 3 ?5el9cm 3。
[0017]其中，在步驟h中，所需溝道寬度為小于20nm，所述溝道減薄方法可以是各向同性刻蝕或氧化。
[0018]其中，在步驟i之后，還包括步驟j:依次淀積柵介質(zhì)材料、功函數(shù)調(diào)節(jié)材料以及柵極金屬材料。
[0019]本發(fā)明還提供了一種FinFET制作方法，包括:
[0020]a.提供襯底；
[0021]b.在所述襯底上溝道處形成刻蝕停止層；
[0022]c.在所述襯底上形成鰭片，該鰭片的寬度大于預(yù)期溝道寬度；
[0023]d.進(jìn)行淺溝槽隔離；
[0024]e.在所述鰭片中部的溝道上方和側(cè)面形成偽柵疊層，在鰭片兩端分別形成源漏區(qū)；
[0025]f.淀積層間介質(zhì)層以覆蓋所述偽柵疊層和所述源漏區(qū)，進(jìn)行平坦化，露出偽柵疊層；
[0026]g.移除偽柵疊層，露出溝道部分；
[0027]h.沿溝道兩側(cè)垂直于溝道側(cè)表面方向?qū)系肋M(jìn)行減薄，直至得到所需寬度；
[0028]1.移除刻蝕停止層。
[0029]其中，在步驟c中，所述鰭片102的寬度為30?50nm。
[0030]其中，在步驟b中，所述刻蝕停止層106的形成方式可以是淀積掩膜版。
[0031]相應(yīng)的，本發(fā)明提供了一種FinFET結(jié)構(gòu)，包括:
[0032]半導(dǎo)體襯底；
[0033]位于所述襯底上的鰭片；
[0034]位于所述襯底上方，鰭片兩側(cè)的淺溝槽隔離；
[0035]覆蓋所述淺溝槽隔離的層間介質(zhì)層；
[0036]覆蓋所述鰭片中部的柵疊層；
[0037]位于所述鰭片兩端的源漏區(qū)；
[0038]以及，位于所述鰭片中部，所述柵疊層下方的溝道，其中，所述溝道寬度比源漏區(qū)寬度窄，所述半導(dǎo)體結(jié)構(gòu)的源漏區(qū)和鰭片位于側(cè)墻下方的區(qū)域具有相同的形狀和尺寸。
[0039]其中，所述溝道寬度是源漏區(qū)寬度的1/5至2/3。
[0040]本發(fā)明采用先制作一個(gè)較厚的Fin結(jié)構(gòu)，再通過(guò)對(duì)溝道部分進(jìn)行減薄形成窄溝道，有效抑制了器件的短溝道效應(yīng)，同時(shí)降低了源漏寄生電阻的影響，與現(xiàn)有技術(shù)相比，有效地提高了器件性能，降低了工藝復(fù)雜度。
【附圖說(shuō)明】
[0041]圖1、圖2、圖3、圖4、圖6、圖8和圖11示意性地示出形成根據(jù)本發(fā)明的制造半導(dǎo)體鰭片的方法各階段半導(dǎo)體結(jié)構(gòu)的三維等角圖。
[0042]圖5、圖7、圖9和圖11示意性地示出形成根據(jù)本發(fā)明的制造半導(dǎo)體鰭片的方法各階段半導(dǎo)體結(jié)構(gòu)的剖面圖。
[0043]圖10為圖9中半導(dǎo)體鰭片結(jié)構(gòu)的所對(duì)應(yīng)的俯視圖。
[0044]附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
【具體實(shí)施方式】
[0045]本發(fā)明提供了一種FinFET結(jié)構(gòu)，包括:
[0046]半導(dǎo)體襯底101 ;
[0047]位于所述襯底101上的鰭片102 ；
[0048]位于所述襯底101上方，鰭片102兩側(cè)的淺溝槽隔離103 ；
[0049]覆蓋所述淺溝槽隔離103的層間介質(zhì)層105 ；
[0050]覆蓋所述鰭片102中部的柵疊層；
[0051]位于所述鰭片102兩端的源漏區(qū)；
[0052]以及，位于所述鰭片102中部，所述柵疊層下方的溝道300，其中，所述溝道寬度為源漏區(qū)寬度的1/5至2/3，所述半導(dǎo)體結(jié)構(gòu)的源漏區(qū)和鰭片102位于側(cè)墻下方的區(qū)域具有相同的形狀和尺寸。
[0053]本發(fā)明的結(jié)構(gòu)具有較厚的源漏區(qū)以及較窄的溝道，有效抑制了器件的短溝道效應(yīng)，同時(shí)降低了源漏寄生電阻的影響，與現(xiàn)有技術(shù)相比，有效地提高了器件性能，降低了工藝復(fù)雜度。
[0054]襯底101包括硅襯底例如硅晶片。其中，襯底101可以包括各種摻雜配置。其他實(shí)施例中襯底101還可以包括其他基本半導(dǎo)體，例如鍺或化合物半導(dǎo)體，例如碳化硅、砷化鎵、砷化銦或者磷化銦。典型地，襯底101可以具有但不限于約幾百微米的厚度，例如可以在400um-800um的厚度范圍內(nèi)。
[0055]鰭片102通過(guò)刻蝕襯底101形成，與襯底101具有相同的材料和晶向，通常，鰭片102的長(zhǎng)度為80nm?200nm,厚度為30nm?50nm。源漏區(qū)位于鰭片102兩端，具有相同的長(zhǎng)度。溝道位于鰭片102中部，源漏區(qū)之間，長(zhǎng)度為30?50nm。在本發(fā)明中，溝道部分的厚度為小于20nm。
[0056]柵介質(zhì)層107優(yōu)選材料為氮氧化硅，也可為氧化硅或高K材料。其等效氧化厚度為 0.5nm ?5nm。
[0057]柵結(jié)構(gòu)包括導(dǎo)電的柵極疊層和一對(duì)位于該柵極疊層兩側(cè)的絕緣介質(zhì)側(cè)墻201。柵極疊層可以只為金屬柵極，也可以為金屬/多晶硅復(fù)合柵極，其中多晶硅上表面上具有硅化物。
[0058]以下將參照附圖更詳細(xì)地描述本實(shí)發(fā)明。在各個(gè)附圖中，相同的元件采用類似的附圖標(biāo)記來(lái)表示。為了清楚起見(jiàn)，附圖中的各個(gè)部分沒(méi)有按比例繪制。
[0059]應(yīng)當(dāng)理解，在描述器件的結(jié)構(gòu)時(shí)，當(dāng)將一層、一個(gè)區(qū)域稱為位于另一層、另一個(gè)區(qū)域“上面”或“上方”時(shí)，可以指直接位于另一層、另一個(gè)區(qū)域上面，或者在其與另一層、另一個(gè)區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉(zhuǎn)，該一層、一個(gè)區(qū)域?qū)⑽挥诹硪粚?、另一個(gè)區(qū)域“下面”或“下方”。
[0060]如果為了描述直接位于另一層、另一個(gè)區(qū)域上面的情形，本文將采用“直接在……上面”或“在……上面并與之鄰接”的表述方式。
[0061]在下文中描述了本發(fā)明的許多特定的細(xì)節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細(xì)節(jié)來(lái)實(shí)現(xiàn)本發(fā)明。例如，襯底和鰭片的半導(dǎo)體材料可以選自IV族半導(dǎo)體，如Si或Ge，或II1-V族半導(dǎo)體，如GaAs、InP、GaN、SiC，或上述半導(dǎo)體材料的疊層。
[0062]在本文中，術(shù)語(yǔ)“刻蝕停止層”是指其刻蝕速度小于將刻蝕掉的半導(dǎo)體層的刻蝕速度的層。利用刻蝕停止層與半導(dǎo)體層之間刻蝕速度的差異，可以選擇性地去除半導(dǎo)體層?？涛g停止層可由高摻雜(例如摻雜濃度高于5el9CnT3)的P型半導(dǎo)體或SiGe組成，其中摻雜劑可為選自由B、Al、Ga、In、Tl構(gòu)成的組中的至少一種。
[0063]下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例一進(jìn)行詳細(xì)說(shuō)明。需要說(shuō)明的是，本發(fā)明各個(gè)實(shí)施例的附圖僅是為了示意的目的，因此沒(méi)有必要按比例繪制。
[0064]參見(jiàn)圖1，本發(fā)明意圖制作位于半導(dǎo)體襯底101上方的半導(dǎo)體鰭片102。僅僅作為示例，半導(dǎo)體襯底101和鰭片102都由硅組成。通過(guò)在半導(dǎo)體襯底101表面外延生長(zhǎng)半導(dǎo)體層并刻蝕該半導(dǎo)體層而形成鰭片102，所述外延生長(zhǎng)方法可以是分子束外延法MBE)或其他方法，所述刻蝕方法可以是干法刻蝕或干法/濕法刻蝕。其中，所述鰭片102寬度大于預(yù)期溝道寬度，在本實(shí)施例中，該溝道寬度可以為30?50nm，如35nm、40nm或45nm。
[0065]鰭片102生長(zhǎng)完成之后，對(duì)半導(dǎo)體襯底101進(jìn)行淺溝槽隔離。優(yōu)選地，首先對(duì)半導(dǎo)體襯底101除鰭片102以外的其他區(qū)域上形成氮化硅和緩沖二氧化硅圖形，作為溝槽腐蝕的掩膜。接下來(lái)在半導(dǎo)體襯底101上腐蝕出具有一定深度和側(cè)墻角度的溝槽。然后生長(zhǎng)以薄層二氧化硅以圓滑溝槽的頂角和去掉刻蝕過(guò)程中在硅表面引入的損傷。氧化之后是溝槽填充以及退火。接下來(lái)使用CMP工藝對(duì)半導(dǎo)體襯底表面進(jìn)行平坦化，氮化硅作為CMP的阻擋層。CMP后，使用熱的磷酸取出暴露出的氮化硅。最后在硅表面生長(zhǎng)一層犧牲氧化層并漂洗掉，以進(jìn)一步去掉硅表面的缺陷及損傷。完成淺溝槽隔離后的半導(dǎo)體結(jié)構(gòu)如圖2所示。
[0066]接下來(lái)，在溝道上方形成偽柵疊層200，并形成源漏區(qū)。所述偽柵疊層200可以是單層的，也可以是多層的。偽柵疊層200可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以為10-100nm?？梢圆捎脽嵫趸⒒瘜W(xué)氣相沉積CVD)、原子層沉積ALD)等工藝來(lái)形成偽柵疊層200。所述源漏區(qū)形成方法可以是離子注入然后退火激活離子、原位摻雜外延和/或二者的組合。
[0067]可選地，在柵極堆疊的側(cè)壁上形成