一種mosfet結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種MOSFET結(jié)構(gòu)及其制造方法。更具體而言，涉及一種用于降低關(guān)態(tài)漏電流的MOSFET結(jié)構(gòu)及其制造方法。
技術(shù)背景
[0002]隨著器件越來越薄，器件關(guān)態(tài)時(shí)由帶帶隧穿引發(fā)的柵致漏極泄漏(GIDL)電流越來越大，它已經(jīng)成為嚴(yán)重限制MOSFET以及FLASH存儲(chǔ)器的問題之一。GIDL電流本身便引入了熱空穴注入，它使得空穴陷落在柵氧化層中從而導(dǎo)致器件的不穩(wěn)定性以及能導(dǎo)致柵氧層擊穿。因此隨著氧化層厚度的減小，關(guān)態(tài)氧化層的可靠性將會(huì)越來越重要，此方面已經(jīng)引發(fā)了越來越多的關(guān)注。
[0003]減小GIDL的常規(guī)技術(shù)是提高柵氧化層形成的溫度到大約1000°C到1100°C。提高氧化溫度主要是較少襯底的表面態(tài)密度，以減少GIDL?，F(xiàn)在的主流工藝主要是通過快速熱氧化作用工藝(RTO)和現(xiàn)場(chǎng)水汽生成工藝(In-situ steam generat1n, ISSG)來生長柵氧化層。但是RTO比用氧化爐的氧化作用會(huì)導(dǎo)致柵氧化層更差的均勻性，這種不均勻?qū)е缕骷拈撝惦妷鹤兓?，這是不希望的；此外利用ISSG生長氧化層，隨著器件尺寸的縮小到55nm制程以下，對(duì)GIDL電流減小的控制能力也逐漸減低。
[0004]另一種減小GIDL的技術(shù)是減小輕摻雜漏區(qū)(LDD)的濃度。由于器件尺寸減少，短溝道效應(yīng)成為日漸嚴(yán)重的問題。LDD的主要目的是為了這種抑制短溝道效應(yīng)。為了降低短溝道效應(yīng)，LDD必須采用超淺結(jié)。但是為了避免驅(qū)動(dòng)電流的降低，LDD的濃度也日益增強(qiáng)。如果采用一味降低LDD濃度的方法來減小GIDL電流，就會(huì)增加溝道區(qū)電阻，同時(shí)降低了驅(qū)動(dòng)電流，讓器件的性能變差。因此，一味地用減小LDD的濃度來降低GIDL電流對(duì)未來的集成電路(IC)器件也是不可取的。
[0005]因此，如何提供一種可有效減小MOS器件GIDL電流的MOS管制作方法，已成為業(yè)界亟待解決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提供了一種有效減小MOS器件GIDL電流的MOS管制作方法，有效抑制了器件的短溝道效應(yīng)，提高了器件性能。具體地，本發(fā)明提供的制造方法包括以下步驟:
[0007]一種MOSFET制造方法，包括:
[0008]a.提供襯底；
[0009]b.在襯底上形成硅鍺溝道層、偽柵疊層和犧牲側(cè)墻；
[0010]c.去除未被偽柵疊層覆蓋的以及位于偽柵疊層兩側(cè)下方的硅鍺溝道層和部分襯底,形成空位；
[0011]d.在所述半導(dǎo)體結(jié)構(gòu)上選擇性外延生長第一半導(dǎo)體層以填充空位的底部和側(cè)壁區(qū)域；
[0012]e.去除犧牲側(cè)墻，在未被硅填充的空位中填充第二半導(dǎo)體層。
[0013]其中，所述硅鍺溝道層的厚度為3?6nm。
[0014]其中，形成所述空位的方法是各向異性刻蝕和各向同性刻蝕的組合。其中，所述空位與偽柵疊層重疊的長度H為5?10nm。
[0015]其中，所述第一半導(dǎo)體層的禁帶寬度大于所述硅鍺溝道層的禁帶寬度，第一半導(dǎo)體層的材料是硅，所述第二半導(dǎo)體層的材料為硅或硅鍺。其中，所述第二半導(dǎo)體層的材料為硅鍺時(shí)，所述硅鍺中鍺所占的比例小于硅鍺溝道層中鍺所占的比例。
[0016]其中，所述第二半導(dǎo)體層的填充方法為外延生長或化學(xué)汽相淀積。
[0017]其中，在步驟e之后還包括步驟:
[0018]f.在所述半導(dǎo)體結(jié)構(gòu)上依次形成源漏擴(kuò)展區(qū)、側(cè)墻、源漏區(qū)以及層間介質(zhì)層；
[0019]g.去除偽柵疊層以形成偽柵空位，在所述偽柵空位中依次沉積柵極介質(zhì)層、功函數(shù)調(diào)節(jié)層和柵極金屬層。
[0020]相應(yīng)的，本發(fā)明還提供了一種MOSFET結(jié)構(gòu)，包括:襯底、位于所述襯底上方的硅鍺溝道層、位于所述硅鍺溝道層上方的柵極疊層、位于柵極疊層兩側(cè)的襯底中的第一半導(dǎo)體層和第二半導(dǎo)體層、位于所述第一半導(dǎo)體層和第二半導(dǎo)體層中的源漏擴(kuò)展區(qū)和源漏區(qū)、覆蓋所述柵極疊層和所述源漏區(qū)的層間介質(zhì)層，其中，
[0021]構(gòu)成所述第一半導(dǎo)體層的材料禁帶寬度大于所述硅鍺溝道層的禁帶寬度。
[0022]其中，所述第一半導(dǎo)體層位于柵極疊層邊緣下方，其與柵極疊層相重疊的截面長度的最大值H大于源漏擴(kuò)展區(qū)的長度L。
[0023]其中，所述硅鍺溝道層的厚度為3?6nm。
[0024]其中，所述第一半導(dǎo)體層與柵極疊層相重疊的截面長度H為5?10nm。
[0025]其中，所述第二半導(dǎo)體層的半導(dǎo)體材料為硅或硅鍺；
[0026]所述第二半導(dǎo)體層為硅鍺時(shí)，其中鍺所占的比例小于硅鍺溝道層中鍺所占的比例。
[0027]根據(jù)本發(fā)明提供的MOS晶體管結(jié)構(gòu)，采用禁帶寬度較大的半導(dǎo)體材料替換漏端附近的溝道材料，即GIDL效應(yīng)作用的區(qū)域，有效地減小了由GIDL效應(yīng)所引起的漏電流。同時(shí)，采用禁帶寬度較大的半導(dǎo)體材料填充源漏區(qū)，可對(duì)溝道區(qū)產(chǎn)生相應(yīng)的應(yīng)力，提高溝道中的載流子遷移率。與現(xiàn)有技術(shù)相比，本發(fā)明有效地抑制了短溝道效應(yīng)的不良影響，提高了器件性能。
【附圖說明】
[0028]通過閱讀參照以下附圖所作的對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯:
[0029]圖1?圖8為根據(jù)本發(fā)明的一個(gè)【具體實(shí)施方式】中MOSFET各個(gè)制造階段的剖面圖。
[0030]附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
【具體實(shí)施方式】
[0031]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)描述。
[0032]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。
[0033]本發(fā)明提供了一種MOSFET結(jié)構(gòu)，包括:半導(dǎo)體層100、硅鍺溝道層101、第一半導(dǎo)體層300、第二半導(dǎo)體層400、源漏擴(kuò)展區(qū)210、源漏區(qū)202、層間介質(zhì)層500以及柵極疊層600，其中，構(gòu)成所述第一半導(dǎo)體層300的材料禁帶寬度大于所述硅鍺溝道層101的禁帶寬度。
[0034]所述第一半導(dǎo)體層300位于柵極疊層600邊緣下方，其與柵極疊層相重疊的截面厚度的最大值H大于源漏擴(kuò)展區(qū)210的長度L，所述硅鍺溝道層101的厚度為3?6nm，所述第一半導(dǎo)體層300的厚度為5?10nm。
[0035]所述半導(dǎo)體材料400為硅或硅鍺，所述硅鍺中鍺所占的比例小于硅鍺溝道層101中鍺所占的比例。
[0036]半導(dǎo)體溝道區(qū)位于襯底的表面，其優(yōu)選材料為單晶硅或單晶鍺合金薄膜，其厚度為5?20nm。該區(qū)域是極輕摻雜甚至未摻雜的。在摻雜的情況下，其摻雜類型與源漏區(qū)摻雜相反。
[0037]源區(qū)和漏區(qū)分別位于柵極疊層600兩側(cè)，襯底上方的半導(dǎo)體層內(nèi)。源區(qū)的厚度大于漏區(qū)的厚度?？拷磪^(qū)一側(cè)的溝道部分厚度大于靠近漏端一側(cè)的溝道厚度，為1nm?60nmo
[0038]下面結(jié)合附圖對(duì)本發(fā)明的制作方法進(jìn)行詳細(xì)說明，包括以下步驟。需要說明的是，本發(fā)明各個(gè)實(shí)施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。
[0039]參見圖1，首先在襯底上形成硅鍺溝道101。所述硅鍺溝道的厚度不超過6nm。具體的，可采用原子層沉積(ALD)形成所述硅鍺溝道101，通過控制反應(yīng)原子的比例可以調(diào)節(jié)硅鍺溝道101中鍺的的百分比。
[0040]接下來，在所述襯底100上形成偽柵結(jié)構(gòu)200。所述偽柵結(jié)構(gòu)200可以是單層的，也可以是多層的。偽柵結(jié)構(gòu)200可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以為1nm?200nm。本實(shí)施例中，偽柵結(jié)構(gòu)包括多晶硅和二氧化，具體的，采用化學(xué)汽相淀積的方法在柵極空位中填充多晶硅，其高度略低于側(cè)墻10?20nm，接著在多晶硅上方形成一層二氧化硅介質(zhì)層，形成方法可以是外延生長、氧化、CVD等。接著采用常規(guī)CMOS工藝光刻和刻蝕所淀積的偽柵疊層形成柵電極圖形。硅鍺溝道層101中被柵極介質(zhì)層所覆蓋的部分形成晶體管的溝道區(qū)。需說明地是，以下若無特別說明，本發(fā)明實(shí)施例中各種介質(zhì)材料的淀積均可采用上述所列舉的形成柵介質(zhì)層相同或類似的方法，故不再贅述。
[0041]可選地，在柵極堆疊的側(cè)壁上形成犧牲側(cè)墻102，用于將柵極隔開，如圖1所示。具體的，用LPCVD淀積40nm?80nm厚的犧牲側(cè)墻介質(zhì)層氮化娃,接著用會(huì)客技術(shù)再柵電極兩側(cè)形成寬度為35nm?75nm的氮化硅犧牲側(cè)墻102。犧牲側(cè)墻102還可以由氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。犧牲側(cè)墻102可以具有多層結(jié)構(gòu)。犧牲偵技嗇102還可以通過包括沉積刻蝕工藝形成，其厚度范圍可以是1nm-1OOnmJn 30nm、50nm或 80nm。
[0042]接下來，去除未被偽柵疊層200覆蓋的以及位于偽柵疊層200兩側(cè)下方的硅鍺溝道層101和部分襯底100，硅鍺溝道層101和部分襯底100，形成空位201，如圖2所示。具體的，以偽柵疊層200和犧牲側(cè)墻102為掩膜，對(duì)所述半導(dǎo)體結(jié)構(gòu)進(jìn)行各向異性刻蝕，刻蝕方法一般為干法刻蝕，刻蝕深度所需空位201深度的1/3至1/2。之后，在形成的空位內(nèi)部采用各向同性刻蝕，去除位于偽柵疊層200兩側(cè)下方的硅鍺溝道層101和部分襯底100。亥Ij蝕完成之后，在所述半導(dǎo)體結(jié)構(gòu)上形成空位201，空位201位于偽柵疊層200兩側(cè)，其與偽柵疊層200重疊的長度H為5?10nm。
[0043]接下來，在所述半導(dǎo)體結(jié)構(gòu)上選擇性外延生長第一半導(dǎo)體層300以填充空位201的底部和側(cè)壁區(qū)域。具體的，在暴露處的空位201表面生長第一半導(dǎo)體材料300，所述第一半導(dǎo)體層300的禁帶寬度大于所述硅鍺溝道層101的禁帶寬度。由于GIDL產(chǎn)生的漏電流大小與該區(qū)域內(nèi)的半導(dǎo)體材料禁帶寬度大小密切相關(guān)，且隨著材料禁帶寬度的增大而減小，因此，采用禁帶寬度較大第一半導(dǎo)體材料300替換原溝道材料硅鍺，可有效增大GIDL區(qū)域的材料禁帶寬度，從而減小漏電流，優(yōu)化器