一種mosfet結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種MOSFET結(jié)構(gòu)及其制造方法。更具體而言，涉及一種用于降低關(guān)態(tài)漏電流的MOSFET結(jié)構(gòu)及其制造方法。
技術(shù)背景
[0002]在MOSFET結(jié)構(gòu)中，為了增強柵對溝道的控制能力，更好的抑制短溝道效應(yīng)，希望溝道部分越窄越好。然而，在溝道厚度小于1nm以后，由于載流子遷移率隨著溝道厚度的減小而降低，器件性能會受到較嚴重的影響，特別地，在靠近源端的溝道部分所受影響尤為嚴重，而在漏端，由于高場飽和作用的影響，溝道寬度對遷移率的影響不起主要作用。
[0003]漏端感應(yīng)勢魚降低效應(yīng)(Drain Induct1n Barrier Lower)是短溝道器件中存在的一種非理想效應(yīng)，即當(dāng)溝道長度減小，源漏電壓增加而使得源區(qū)和漏區(qū)PN結(jié)耗盡區(qū)靠近時，溝道中的電力線可以從漏區(qū)穿越到源區(qū)，并導(dǎo)致源端勢壘高度降低，從而使源區(qū)注入溝道的載流子數(shù)目增加，漏端電流增大。隨著溝道長度的進一步減小，DIBL的影響越來越嚴重，使晶體管閾值電壓降低，器件電壓增益下降，同時也限制了超大規(guī)模集成電路集成度的提聞。
[0004]因此，如何提供一種可有效減小MOS器件DIBL電流的MOS管制作方法，已成為業(yè)界亟待解決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種有效減小DIBL電流的MOSFET制作方法，有效抑制了器件的短溝道效應(yīng)，提高了器件性能。具體地，本發(fā)明提供的制造方法包括以下步驟:
[0006]a.提供襯底、偽柵疊層、外延保護層以及犧牲側(cè)墻；
[0007]b.用掩膜板覆蓋偽柵疊層及其一側(cè)的襯底，在襯底上形成空位；
[0008]c.在所述半導(dǎo)體結(jié)構(gòu)上逐層生長半導(dǎo)體層，以填充空位；
[0009]d.去除所述外延保護層以及犧牲側(cè)墻，在所述半導(dǎo)體結(jié)構(gòu)上依次形成源漏擴展區(qū)、側(cè)墻、源漏區(qū)以及層間介質(zhì)層；
[0010]e.去除偽柵疊層以形成偽柵空位，在所述偽柵空位中依次沉積柵極介質(zhì)層、功函數(shù)調(diào)節(jié)層和柵極金屬層。
[0011]其中，優(yōu)選的，所述空位位于源端一側(cè)的襯底上，形成所述空位的方法是各向異性刻蝕與各向同性刻蝕的組合。
[0012]其中，所述空位與偽柵疊層重疊的長度L小于或等于偽柵疊層寬度。
[0013]其中，所述半導(dǎo)體層的禁帶寬度從靠近源端一側(cè)到至靠近漏端一側(cè)逐漸增大；
[0014]其中，所述半導(dǎo)體層的材料為硅鍺；
[0015]其中，所述半導(dǎo)體層從靠近源端一側(cè)到至靠近漏端一側(cè)硅鍺中硅的比例逐漸增大。
[0016]相應(yīng)地，本發(fā)明還提供一種MOSFET結(jié)構(gòu)，包括:
[0017]襯底；
[0018]位于所述襯底上方的柵極疊層；
[0019]位于所述柵極疊層兩側(cè)襯底中的源漏區(qū)；
[0020]覆蓋所述源漏區(qū)的層間介質(zhì)層；
[0021]以及位于所述柵極疊層下方及其一側(cè)的襯底中的半導(dǎo)體層，其中，構(gòu)成所述半導(dǎo)體層的材料禁帶寬度沿著溝道方向從靠近源端一側(cè)到至靠近漏端一側(cè)逐漸增大。
[0022]其中，所述半導(dǎo)體層位于柵極疊層下方的長度L小于等于柵極疊層的寬度。
[0023]根據(jù)本發(fā)明所述的半導(dǎo)體結(jié)構(gòu)，采用禁帶寬度較小的硅鍺代替原溝道材料硅，且通過調(diào)節(jié)硅鍺材料中硅鍺的比例，使溝道材料的禁帶寬度從源端到漏端逐漸增加，有效地增大了漏端勢壘和源端勢壘之間的高度差，減小了 DIBL所引起的漏電流。同時，由于漏端一側(cè)的半導(dǎo)體材料禁帶寬度大于源端一側(cè)的半導(dǎo)體禁帶寬度，本發(fā)明還能有效的抑制GIDL效應(yīng)所引起的漏電流。因此，通過本發(fā)明中的半導(dǎo)體結(jié)構(gòu)，可以有效的減小器件漏電流，優(yōu)化器件性能。
【附圖說明】
[0024]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯:
[0025]圖1?圖6為根據(jù)本發(fā)明的一個【具體實施方式】中MOSFET各個制造階段的剖面圖。
[0026]附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
【具體實施方式】
[0027]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施例作詳細描述。
[0028]下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0029]參見圖6，本發(fā)明提供了一種MOSFET結(jié)構(gòu)，包括:襯底100 ;位于所述襯底100上方的柵極疊層600 ;位于所述柵極疊層600兩側(cè)襯底中的源漏區(qū)400 ;覆蓋所述源漏區(qū)的層間介質(zhì)層500 ;以及位于所述柵極疊層600下方及其一側(cè)的襯底100中的半導(dǎo)體層300，其中，構(gòu)成所述半導(dǎo)體層300的材料禁帶寬度沿著溝道方向從靠近源端一側(cè)到至靠近漏端一側(cè)逐漸增大。
[0030]半導(dǎo)體溝道區(qū)位于襯底的表面，其優(yōu)選材料為單晶硅或單晶鍺合金薄膜，其厚度為5?20nm。該區(qū)域是極輕摻雜甚至未摻雜的。在摻雜的情況下，其摻雜類型與源漏區(qū)摻雜相反。
[0031]源區(qū)和漏區(qū)分別位于柵極疊層600兩側(cè)，襯底上方的半導(dǎo)體層內(nèi)。源區(qū)的厚度大于漏區(qū)的厚度?？拷磪^(qū)一側(cè)的溝道部分厚度大于靠近漏端一側(cè)的溝道厚度，為1nm?60nmo
[0032]所述半導(dǎo)體層300位于柵極疊層600下方，其長度L小于等于柵極疊層600的寬度。采用禁帶寬度漸變的材料替換原襯底材料，具體的，采用禁帶寬度較小的硅鍺代替原溝道材料硅，且通過調(diào)節(jié)硅鍺材料中硅鍺的比例，使溝道材料的禁帶寬度從源端到漏端逐漸增加，有效地增大了漏端勢壘和源端勢壘之間的高度差，減小了 DIBL所引起的漏電流。同時，由于漏端一側(cè)的半導(dǎo)體材料禁帶寬度大于源端一側(cè)的半導(dǎo)體禁帶寬度，本發(fā)明還能有效的抑制GIDL效應(yīng)所引起的漏電流。
[0033]下面結(jié)合附圖對本發(fā)明的制作方法進行詳細說明，包括以下步驟。需要說明的是，本發(fā)明各個實施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。
[0034]參見圖1，首先提供半導(dǎo)體襯底100，并在所述襯底100上形成偽柵結(jié)構(gòu)200。所述偽柵結(jié)構(gòu)200可以是單層的，也可以是多層的。偽柵結(jié)構(gòu)200可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以為1nm?200nm。本實施例中，偽柵結(jié)構(gòu)包括多晶硅和二氧化，具體的，采用化學(xué)汽相淀積的方法在柵極空位中填充多晶硅，其高度略低于側(cè)墻10?20nm，接著在多晶硅上方形成一層二氧化硅介質(zhì)層，形成方法可以是外延生長、氧化、CVD等。接著采用常規(guī)CMOS工藝光刻和刻蝕所淀積的偽柵疊層形成柵電極圖形。硅鍺溝道層101中被柵極介質(zhì)層所覆蓋的部分形成晶體管的溝道區(qū)。需說明地是，以下若無特別說明，本發(fā)明實施例中各種介質(zhì)材料的淀積均可采用上述所列舉的形成柵介質(zhì)層相同或類似的方法，故不再贅述。
[0035]接下來，在所述半導(dǎo)體結(jié)構(gòu)上形成外延保護層101，覆蓋所述襯底100和偽柵疊層200。外延保護層101的作用是在后續(xù)步驟中進行外延生長時，保護漏端一側(cè)的半導(dǎo)體結(jié)構(gòu)上不形成生成物。具體的，在本發(fā)明中，所述外延保護層101的材料是二氧化硅，其厚度為5 ?20nmo
[0036]接下來，在柵極堆疊的側(cè)壁上形成犧牲側(cè)墻102，用于將柵極隔開。具體的，用LPCVD淀積40nm?80nm厚的犧牲側(cè)墻介質(zhì)層氮化娃,接著用會客技術(shù)再柵電極兩側(cè)形成寬度為35nm?75nm的氮化硅犧牲側(cè)墻102。犧牲側(cè)墻102還可以由氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。犧牲側(cè)墻102可以具有多層結(jié)構(gòu)。犧牲側(cè)墻102還可以通過包括沉積刻蝕工藝形成,其厚度范圍可以是1nm-1OOnmJn 30nm、50nm或80nm。
[0037]上述步驟完成之后的半導(dǎo)體結(jié)構(gòu)剖面圖如圖1所示。
[0038]接下來，用掩膜板或光刻膠206覆蓋偽柵疊層200及其一側(cè)的襯底100，在襯底上形成空位102，如圖2所示。具體的，在所述半導(dǎo)體結(jié)構(gòu)上覆蓋光刻膠206，并通過顯影、曝光等步驟,去除位于源端一側(cè)半導(dǎo)體結(jié)構(gòu)上的光刻膠206，暴露出襯底100。接下來，對所述半導(dǎo)體結(jié)構(gòu)進刻蝕行以形成空位102。所述空位102位于源端一側(cè)的襯底上，其與偽柵疊層200重疊的長度L小于或等于偽柵疊層寬度。所述刻蝕方法是各向異性刻蝕和各向同性刻蝕的組合。在本實施例中，由于所述空位位于源端一側(cè)的半導(dǎo)體結(jié)構(gòu)中，因此靠近漏端的溝道中材料的禁帶寬度大于靠近源端的溝道中材料的禁帶寬度，可以有效地減小GIDL所引起的漏電流。
[0039]接下來，在所述半導(dǎo)體結(jié)構(gòu)上逐層生長半導(dǎo)體層300，以填充空位102，如圖3所示。其中，所述半導(dǎo)體層300的材料為硅鍺，其禁帶寬度從靠