專利名稱：：非易失性半導體存儲器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及可以以字節(jié)單位進行變更存儲單元數(shù)據(jù)的動作的非易失性半導體存儲器。以往，作為可以以字節(jié)單位進行存儲單元的數(shù)據(jù)變更的非易失性半導體存儲器已知有EEPROM。文獻1(W.Johnsonetal.，“A16KbElectricallyErasableNonvolatileMemory，”ISSCCDigestofTechnicalPapers，pp.152-153，F(xiàn)eb.1982.)提出使用FLOTOX(FloatingGateTunnelOxide)單元，以字節(jié)單位進行存儲單元的數(shù)據(jù)變更的EEPROM。圖65，是展示可以進行消除字節(jié)的EEPROM的存儲單元部分的一例的平面圖，圖66是沿圖65的LXVI-LXVI線的斷面圖。該EEPROM，在存儲單元部分上使用了FLOTOX單元。FLOTOX單元的特征在于在N+漏極20a和浮動柵21a之間配置10[nm]左右的隧道氧化膜22a，通過在該隧道氧化膜22a上施加電場在N+漏極20a和浮動柵21a之間進行電荷的交換。流入隧道氧化膜22a的電流，是由FN(Fowler-Nordheim)隧道現(xiàn)象產(chǎn)生的FN隧道電流。圖67展示了MOS電容部分部分的能量區(qū)域圖。當在MOS電容器(N+漏極-隧道氧化膜-浮動柵)上施加電場時，根據(jù)式(1)，在隧道氧化膜(SiO2)上流過FN隧道電流。I＝S·α·E2exp(-β/E)…(1)S面積，E電場α＝q3/8πhΦB＝6.94×10-7[A/V2]β＝-4(2m)0.5ΦB1.5/3hq＝2.54×108[V/cm]從該式可知，F(xiàn)N隧道電流開始流動的電場約為10[MV/cm]。該電場，理論上與在10[nm]的隧道氧化膜上施加10[V]電壓的情況相當。在此，在圖65以及圖66中，假設(shè)在N+漏極20a和控制柵23a之間施加電壓的情況下的控制柵23a和浮動柵21a的容量比(耦合比)為0.5。這種情況下，為了在N+漏極20a和浮動柵21a之間的隧道氧化膜22a上施加10[V]電壓，必須在N+漏極20a和控制柵23a之間施加20[V]的高電壓。例如，在消除時，將N+漏極20a設(shè)定為0[V]，將控制柵23a設(shè)定為20[V]，使電子從N+漏極20a移動到浮動柵21a。另外，在“1”編程時，將N+漏極20a設(shè)定為20[V]，將控制柵23a設(shè)定為0[V]，使電子從浮動柵21a移動到N+漏極20a。使用FLOTOX單元的EEPROM的缺點在于如圖65以及圖66所示，為了存儲1位需要存儲單元和選擇晶體管這2個元件。圖68展示了可以消除字節(jié)的EEPROM的存儲單元部分的另一例子。該EEPROM其特征在于在存儲單元部分中使用FLOTOX單元的同時，對8位(1字節(jié))的存儲單元，設(shè)置了1個字節(jié)控制用晶體管Tr。進而，在該EEPROM中的各模式中的偏置條件，如表1所示。表1<>*1＝與數(shù)據(jù)有關(guān)*2＝無關(guān)如果使用這樣的存儲單元部分，則可以避免各種不良動作(干擾)。但是，由于為了存儲1位需要2+(1/8)個晶體管，所以存在單元面積增大不能減低成本的缺點。為了去掉這樣的缺點而誕生的存儲器是快閃EEPROM。以往的EEPROM，因為可以對每1位上進行數(shù)據(jù)的消除或者編程，所以非常易于使用。但是，當由EEPROM構(gòu)成需要大存儲量的計算機硬盤的情況下，在該EEPROM中，不需要具有對每1位進行數(shù)據(jù)消除或者編程的功能。這是因為在硬盤中，幾乎都是以扇區(qū)單位(或者信息組單位)進行數(shù)據(jù)的消除或者編程的緣故。因而，即使排除可以對每1位變更數(shù)據(jù)的的功能，也可以因單元面積的縮小實現(xiàn)大的存儲容量，有利于實現(xiàn)產(chǎn)品的低成本，基于這一想法，誕生了快閃EEPROM。有關(guān)快閃EEPROM的詳細內(nèi)容，例如，被記載于文獻2(F.Masuokaetal.，“AnewFlashEEPROMcellusingtriplepolysilicontechnology，”IEDMTechnicalDigest，pp.464-467Dec.1984.)中。圖69展示了快閃EEPROM存儲單元的構(gòu)造。快閃EEPROM的存儲單元，和紫外線消除型EPROM存儲單元一樣，具有控制柵和浮動柵。在快閃EEPROM中，數(shù)據(jù)的編程，和紫外線消除型EPROM一樣，通過將熱電子注入浮動柵進行。消除，和字節(jié)型EEPROM一樣，通過利用FN隧道現(xiàn)象從浮動柵提取電子進行。在快閃EEPROM中，個別地看存儲單元情況下的消除動作，和字節(jié)型EEPROM一樣，但在看存儲機單元陣列的整體的情況下的動作，和字節(jié)型EEPROM完全不同。即，字節(jié)型EEPROM，以字節(jié)單位消除數(shù)據(jù)，而快閃EEPROM，一并消除全部位。通過采用這種動作方法，快閃字節(jié)EEPROM，實現(xiàn)由每1位1個晶體管構(gòu)成的存儲單元，并可以形成大的存儲容量。進而，在快閃EEPROM中的數(shù)據(jù)的編程，和紫外線消除型EPROM一樣，可以對每1位進行。即，在消除對全部位一并進行，編程可以對每1位進行這一點上，快閃EEPROM和紫外線消除型EPROM相同。為了實現(xiàn)大存儲容量的存儲芯片，以上述的快閃EEPROM為基礎(chǔ)提出了NAND型快閃EEPROM。文獻3(F.Masuokaetal.，NewnltrahighdensityEPROMandFlashEEPROMwithNANDstucturedcell，”IEDMTechnicalDigest，pp.552-555Dec.1987.)，展示有關(guān)NAND型快閃EEPROM。NAND型EEPROM存儲器陣列部分，如圖70以及圖71所示，由串聯(lián)連接多個(例如，16個)存儲單元作為NAND列(series)，在其兩端各連接1個選擇晶體管的NAND單元構(gòu)成。在NAND型EEPROM中，并不是對1個存儲單元，而要對1個NAND單元，設(shè)置位線接觸部分以及源線，另外，構(gòu)成NAND列(series)的多個存儲單元，因為在相互鄰接的存儲單元之間共有1個擴散層，所以可以大幅度削減每l位的存儲單元尺寸，可以實現(xiàn)大存儲容量的存儲芯片。圖72展示了NOR型快閃EEPROM。在NOR型快閃EEPROM中，在位線和源線之間配置1位(1個)存儲單元。上述的NAND型快閃EEPROM，從成本方面看，與NOR型快閃EEPROM相比，由于可以減小單元尺寸，所以位單位的成本低，具有適合于大存儲容量的文件存儲器的特點。另外，從功能方面看，NAND型快閃EEPROM，與NOR型快閃EEPROM相比，變更數(shù)據(jù)的速率快，具有低消耗電力的特點。NAND型快閃EEPROM的功能方面的特征，在變更數(shù)據(jù)的方式(scheme)上。即，在NAND型快閃EEPROM的情況下，編程以及消除，由在硅基板(溝道)和浮動柵之間的電荷交換完成。另外，在電荷交換中，利用了FN隧道現(xiàn)象?？傊?，編程所需要的電流，是從硅基板(溝道)向浮動柵流動的FN隧道電流，和在編程中利用熱電子的NOR型快閃EEPROM比較，NAND型快閃EEPROM的消耗電流非常小。在64兆NAND型快閃EEPROM的情況下，可以在200[μs]中進行1頁(512字節(jié))單位的編程。該編程時間，比在NOR型快閃EEPROM中的1區(qū)單位的編程時間還短。表2，是展示比較NAND型快閃EEPROM的特征和NOR型快閃EEPROM的特征的表。表2</tables>如表2所示，兩存儲器的長處和短處，為互補的關(guān)系。關(guān)于用途，NAND型快閃EEPROM，其使用條件是以區(qū)單位進行數(shù)據(jù)的變更。例如，在具有30萬象素的數(shù)字照相機中，因為對1次拍攝的照片需要約0.5兆的存儲容量，所以如果將NAND型快閃EEPROM的1個區(qū)設(shè)置為約0.5兆以上的存儲容量，就可以將1次拍攝的照片的數(shù)據(jù)存儲在1區(qū)中。這種情況下，數(shù)據(jù)的消除，可以對每個區(qū)進行?？傊?，通過消除1個區(qū)內(nèi)的存儲單元的數(shù)據(jù)，就可以消除1次拍攝的照片的數(shù)據(jù)。另一方面，NOR型快閃EEPROM，因為可以進行100[ns]的高速隨機存取，因此可以廣泛地作為手機等的控制編程用存儲器。這樣，在非易失性半導體存儲器的領(lǐng)域中，向EEPROM(以往型)，快閃EEPROM，NAND型快閃EEPROM進化，在交換以字節(jié)單位更換數(shù)據(jù)的功能的同時，實現(xiàn)了存儲單元尺寸的縮小化，即，實現(xiàn)了降低每1位的成本(位成本)。但是，例如，近年，在令驅(qū)動器注目的非易失性存儲器混裝LSI(nonvolatilememoryembeddedLSI)中，要求以字節(jié)單位變更數(shù)據(jù)的功能。例如，在進行貨幣的收入、支出等的管理的系統(tǒng)中使用的IC卡中，如果在IC卡內(nèi)的存儲器中使用快閃EEPROM，則即使在變更數(shù)據(jù)的一部分的情況下，也必須以區(qū)單位消除數(shù)據(jù)。因此，以字節(jié)單位變更數(shù)據(jù)的功能，在這樣的系統(tǒng)中是必不可少的。因而，為了對應(yīng)這種情況，需要可以以字節(jié)單位變更數(shù)據(jù)的字節(jié)型EEPROM。可是，字節(jié)型EEPROM，如上所述，每1位的元件數(shù)多，對于存儲容量的增加和位成本的降低不利。現(xiàn)在，非易失性半導體存儲器的主流，因為是快閃EEPROM(NOR型、NAND型等)，所以如果開發(fā)具有和快閃EEPROM相同的編程以及數(shù)據(jù)變更方式(schemeforchangingdata)的字節(jié)型EEPROM，就可以以低成本生產(chǎn)適應(yīng)市場要求的EEPROM。本發(fā)明就是考慮到上述情況提出的，其目的在于提供一種可以以和快閃EEPROM相同的編程形成的，具有和快閃EEPROM相同的數(shù)據(jù)變更方式(schemeforchangingdata)的，進而具有以字節(jié)單位變更數(shù)據(jù)的功能的新的非易失性半導體存儲器。本發(fā)明的非易失性半導體存儲器，具備存儲單元陣列，其具有由1個存儲單元和夾著其的2個選擇晶體管構(gòu)成的存儲單元組；位線，被連接在上述2個選擇晶體管的一方；讀出放大器，被連接在上述位線上具有閂鎖功能，上述存儲單元，包括具備浮動柵和控制柵的疊柵構(gòu)造。本發(fā)明的非易失性半導體存儲器，具備存儲單元陣列，其具有由以1個存儲單元和夾著其的2個選擇晶體管構(gòu)成的第1存儲單元組以及由多個存儲單元構(gòu)成的第2存儲單元組；位線，與上述第1以及第2存儲單元組共用連接；讀出放大器，被連接在上述位線上具有栓鎖功能，上述存儲單元，具有具備浮動柵和控制柵的疊柵構(gòu)造。上述第2存儲單元組，是串聯(lián)連接上述多個存儲單元的NAND單元，或者并聯(lián)連接上述多個存儲單元的AND單元或者DINOR單元。上述2個選擇晶體管，具有和上述存儲單元相同的構(gòu)造。即，上述2個選擇晶體管，具有疊柵的構(gòu)造。但是，實際上，作為柵電極的功能，在構(gòu)成疊柵構(gòu)造的上層以及下層中，例如，只是下層。另外，本發(fā)明的非易失性半導體存儲器，具備這樣的裝置，當對在被連接于選擇出的控制柵線上的1頁份的存儲單元s中所選存儲單元s進行數(shù)據(jù)的變更的情況下，將上述1頁份的存儲單元的數(shù)據(jù)讀出到上述讀出放大器，在上述讀出放大器中對在上述1頁份的數(shù)據(jù)中與上述所選存儲單元s對應(yīng)的數(shù)據(jù)進行數(shù)據(jù)的改寫，消除上述1頁份的存儲單元的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程到上述1頁份的存儲單元中。與上述所選存儲單元對應(yīng)的數(shù)據(jù)，是頁數(shù)據(jù)或者字節(jié)數(shù)據(jù)。本發(fā)明的非易失性半導體存儲器，具備以下部分存儲單元陣列，由包含存儲單元的存儲單元組構(gòu)成；位線，被連接在上述存儲器單元組上；讀出放大器，被連接到位線上具有閂鎖功能；裝置，當對在被連接于選擇出的控制柵線上的1頁份的存儲單元s中所選的存儲單元s進行數(shù)據(jù)的變更的情況下，將上述1頁份的存儲單元的數(shù)據(jù)讀出到上述讀出放大器，在上述讀出放大器中對在上述1頁份的數(shù)據(jù)中與上述所選存儲單元s對應(yīng)的數(shù)據(jù)進行數(shù)據(jù)的改寫，消除上述1頁份的存儲單元的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程到上述1頁份的存儲單元。本發(fā)明的非易失性半導體存儲器，包括以下部分存儲單元陣列，具有通過FN隧道電流進行數(shù)據(jù)的編程的存儲單元；位線，被連接在上述存儲單元上；讀出放大器，被連接到位線上具有閂鎖功能；裝置，當對被連接在選擇出的控制柵線上的1頁份的存儲單元同時進行數(shù)據(jù)編程的情況下，向形成上述1頁份的存儲單元的阱施加第1電位，向上述1頁份的存儲單元的控制柵施加第2電位，向被連接于在上述1頁份的存儲單元中實行編程的存儲單元上的的位線施加上述第1電位，向被連接在在上述1頁份的存儲單元中不實行編程的存儲單元上的位線施加上述第1以及第2電位的中間電位。本發(fā)明的非易失性半導體存儲器，包括以下部分存儲器單元陣列，由被配置成矩陣形的多個存儲單元組構(gòu)成；主控制柵線，在上述存儲單元陣列上在行方向延伸；主控制柵驅(qū)動器，被配置在上述主控制柵線的一端；輔助控制柵線，被連接在被配置在上述行方向上的存儲單元組內(nèi)的1頁份的存儲單元中的多個存儲單元上；輔助控制柵驅(qū)動器，被配置在上述主控制柵線和上述輔助控制柵線之間。上述多個存儲單元組的各自，由1個存儲單元和各自被連接在該存儲單元的兩端的2個選擇晶體管構(gòu)成。本發(fā)明的非易失性半導體存儲器，進一步具備2條選擇柵線，被連接在被配置在上述行方向上的存儲單元組內(nèi)的2個選擇晶體管的柵上；選擇柵驅(qū)動器，在上述2條選擇柵線的一端上，被配置在接近上述控制柵驅(qū)動器的位置上。本發(fā)明的非易失性半導體存儲器，進一步具備譯碼地址信號，輸出控制信號的輔助譯碼器，上述輔助控制柵驅(qū)動器，由被連接在上述主控制柵線和上述輔助控制柵線之間的，在柵上輸入上述控制信號的MOS晶體管構(gòu)成。本發(fā)明的非易失性半導體存儲器，進一步具備這樣的裝置，當對被配置在上述行方向上的存儲單元組內(nèi)的1頁份的存儲單元中的任意存儲單元進行數(shù)據(jù)變更的情況下，將被連接在上述輔助控制柵線上的多個存儲單元的數(shù)據(jù)讀出到具有閂鎖功能的讀出放大器中，在上述讀出放大器中對上述多個存儲單元的數(shù)據(jù)中規(guī)定的數(shù)據(jù)進行數(shù)據(jù)的改寫，消除被連接在上述輔助控制柵線上的多個存儲單元的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程到被連接在上述輔助控制柵線上的多個存儲單元中。本發(fā)明的非易失性半導體存儲器，進一步具有這樣的裝置，當對被配置在上述行方向上的存儲單元組內(nèi)的1頁份的存儲單元中的任意的存儲單元進行數(shù)據(jù)的變更的情況下，將被連接在上述主控制柵線上的1頁份的存儲單元的數(shù)據(jù)讀出到具有閂鎖功能的讀出放大器中，在上述讀出放大器中對被連接在上述輔助控制柵線上的多個存儲單元的數(shù)據(jù)中規(guī)定的數(shù)據(jù)進行數(shù)據(jù)的改寫，消除被連接在上述輔助控制柵線上的多個存儲單元的數(shù)據(jù)，將在上述讀出放大器的數(shù)據(jù)中與被連接在上述輔助控制柵線上的多個存儲單元對應(yīng)的數(shù)據(jù)編程到被連接在上述輔助控制柵線上的多個存儲單元中。在上述輔助控制柵線上，連接n(n是自然數(shù))字節(jié)的存儲單元，進行上述改寫的數(shù)據(jù)，是字節(jié)單位的數(shù)據(jù)。當將被連接在輔助控制柵線上的多個存儲單元定義為區(qū)的情況下，在上述主控制柵線上連接多個區(qū)，在n(n是自然數(shù))區(qū)的每個，進行數(shù)據(jù)的讀出、消除或者編程動作。本發(fā)明的非易失性半導體存儲器，包括存儲單元陣列，由被配置成矩陣形的多個存儲單元組構(gòu)成；第1以及第2主控制柵線，在上述存儲單元陣列上沿著行方向延伸；第1主控制柵驅(qū)動器，被連接在上述第1主控制柵線的一端；第1輔助控制柵線，在被配置于上述行方向上的第1存儲單元組內(nèi)的1頁份的存儲單元中與多個存儲單元連接；第1輔助控制柵驅(qū)動器，被配置在上述第1主控制柵線和上述第1輔助控制柵線之間；第1選擇柵線，被連接在上述第1存儲單元組內(nèi)的選擇晶體管上；第1選擇柵驅(qū)動器，被連接在上述第1選擇柵線的一端；第2主控制柵驅(qū)動器，被連接在上述第2主控制柵線的一端；第2輔助控制柵線，在被配置在上述行方向上的第2存儲單元組內(nèi)的1頁份的存儲單元中與多個存儲單元連接；第2輔助控制柵驅(qū)動器，被配置在上述第2主控制柵線和上述第2輔助柵線之間；第2選擇柵線，被連接在上述第2存儲單元組內(nèi)的選擇晶體管上；第2選擇柵驅(qū)動器，被連接在上述第2選擇柵線的一端，上述第1主控制柵驅(qū)動器和上述第1選擇柵驅(qū)動器，被配置在上述存儲單元陣列的上述行方向的一端，上述第2主控制柵驅(qū)動器和上述第2選擇柵驅(qū)動器，被配置在上述存儲單元陣列的上述行方向的另一端。本發(fā)明的非易失性半導體存儲器，具備存儲單元陣列，由被配置成矩陣形的多個存儲單元組構(gòu)成；第1以及第2主控制柵線，在上述存儲單元陣列上沿著行方向延伸；第1輔助控制柵線，在被配置在上述行方向上的第1存儲單元組內(nèi)的1頁份的存儲單元中與多個存儲單元連接；第1輔助控制柵驅(qū)動器，被配置在上述第1主控制柵線和上述第1輔助控制柵線之間；第1選擇柵線，被連接在上述第1存儲單元組內(nèi)的選擇晶體管上；第1選擇柵驅(qū)動器，被連接在上述第1選擇柵線的一端；主控制柵驅(qū)動器，被連接在上述第1以及第2主控制柵線的一端；第2輔助控制柵線，在被配置于上述行方向上的第2存儲單元組內(nèi)的1頁份的存儲單元中被連接在多個存儲單元上；第2輔助控制柵驅(qū)動器，被配置在在上述第2主控制柵線和上述第2輔助控制柵線之間；第2選擇柵線，被連接在上述第2存儲單元組內(nèi)的選擇晶體管上；第2選擇柵驅(qū)動器，被連接在上述第2選擇柵線的一端，上述主控制柵驅(qū)動器和上述第1以及第2選擇柵驅(qū)動器，一同被配置在上述存儲單元陣列的上述行方向的一端。上述第1存儲單元組和上述第2存儲單元組，例如，在列方向上相互鄰接。本發(fā)明的非易失性半導體存儲器，具備存儲單元陣列，具有由1個存儲單元和夾著其的2個選擇晶體管構(gòu)成的第1以及第2存儲單元組；第1位線，被連接在上述第1存儲單元組內(nèi)的2個選擇晶體管的一方上；第2位線，被連接在上述第2存儲單元組內(nèi)的2個選擇晶體管的一方上；讀出放大器，被連接在上述第1以及第2位線上具有閂鎖功能。本發(fā)明的非易失性半導體存儲器，具備存儲單元陣列，由多個存儲單元和夾著其的2個選擇晶體管構(gòu)成的存儲單元組；位線，被連接在2個選擇晶體管的一方上；讀出放大器，被連接在上述位線上具有閂鎖功能；裝置，其在編程動作時，在所選控制柵線上施加比電源電位還高的編程用的高電位，在非選擇的控制柵線上施加上述電源電位或者在讀動作時給予非選擇的控制柵線的讀電位。上述存儲單元組，例如，包含2個存儲單元。上述多個存儲單元，包括分別具備浮動柵和控制柵的疊柵結(jié)構(gòu)。上述2個選擇晶體管，分別具有和上述多個存儲單元相同的構(gòu)造。本發(fā)明的非易失性半導體存儲器，具備存儲單元陣列，具有由多個存儲單元和夾著其的2個選擇晶體管構(gòu)成的第1存儲單元組以及由多個存儲單元構(gòu)成的第2存儲單元組；位線，被共用連接在上述第1以及第2存儲單元組上；讀出放大器，被連接在上述位線上具有閂鎖功能；裝置，在編程動作，當包含上述第1存儲單元組的信息組被選擇時，在所選控制柵線上施加比電源電位還高的編程用高電壓；在非選擇的控制柵線上施加上述電源電位或者在讀動作時給予非選擇的控制柵線的讀電位。本發(fā)明的非易失性半導體存儲器，進一步具備這樣的裝置當對連接于所選控制柵線上的1頁份的存儲單元中的任意存儲單元進行數(shù)據(jù)的變更時，將上述1頁份的存儲單元的數(shù)據(jù)讀出到上述讀出放大器，在上述讀出放大器中對上述1頁份的數(shù)據(jù)中規(guī)定的數(shù)據(jù)進行數(shù)據(jù)的改寫，消除連接在所選控制柵線上的1頁份的存儲單元的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程在連接于上述所選控制柵線上的1頁份的存儲單元中。上述裝置，在上述編程動作時，在將上述電源電位或者上述讀電位給予上述所選控制柵線和上述非選擇的控制柵線后，只將上述所選控制柵線的電位提升到上述編程用的高電位。圖1A是展示本發(fā)明的字節(jié)型EEPROM的存儲單元組的圖。圖1B是展示圖1A的沿I-I線的斷面圖。圖2是展示圖1的等效電路的圖。圖3是展示本發(fā)明的字節(jié)型EEPROM的存儲單元陣列的圖。圖4是展示與存儲單元的數(shù)據(jù)對應(yīng)的柵電壓和單元電流的關(guān)系的圖。圖5是展示在數(shù)據(jù)讀動作時賦予存儲單元組電位的圖。圖6是展示與存儲單元的數(shù)據(jù)對應(yīng)的閾值電壓分布的一例的圖。圖7是展示與存儲單元的數(shù)據(jù)對應(yīng)的閾值電壓分布的另一例的圖。圖8是展示本發(fā)明的字節(jié)型EEPROM的主要部分的方框圖。圖9是展示圖8的讀出放大器的一例的圖，圖10是展示本發(fā)明的字節(jié)單位的改寫動作(datachangeoperationforbytedata)的流程圖。圖11是展示按圖10的順序的數(shù)據(jù)讀動作時的狀態(tài)的圖。圖12是展示按圖10的順序改寫字節(jié)數(shù)據(jù)時的狀態(tài)的圖。圖13是展示按圖10的順序的頁消除時的狀態(tài)的圖。圖14是展示按圖10的順序的頁編程時的狀態(tài)的圖。圖15是展示本發(fā)明的頁單位的改寫動作(datachangeoperationforpagedata)的波形圖。圖16是展示本發(fā)明的頁單位的改寫動作的波形圖。圖17是展示本發(fā)明的字節(jié)單位的改寫動作(datachangeoperationforbytedata)的波形圖。圖18是展示本發(fā)明的字節(jié)型EEPROM的存儲單元陣列的變形例的圖。圖19是展示本發(fā)明的字節(jié)型EEPROM的存儲單元陣列的變形例的圖。圖20是展示疊柵型存儲單元的編程動作時的狀態(tài)的圖。圖21是展示疊柵型存儲單元的消除動作時的狀態(tài)的圖。圖22是展示本發(fā)明的字節(jié)型EEPROM的存儲單元陣列的變形例的圖。圖23是展示本發(fā)明的字節(jié)型EEPROM的一例的圖。圖24是展示圖23的存儲單元陣列的圖。圖25是展示本發(fā)明的字節(jié)型EEPROM的另一例的圖。圖26是展示圖25的存儲單元陣列的圖。圖27是展示本發(fā)明的字節(jié)單位的改寫動作(datachangeoperationforbytedata)的圖。圖28是展示圖23的EEPROM的變形例的圖。圖29是展示圖28的預(yù)譯碼器的一例的圖。圖30是展示圖28的行譯碼器以及驅(qū)動器的一例的圖。圖31是展示圖28的存儲單元陣列的1行的圖。圖32是展示本發(fā)明的字節(jié)單位的改寫動作(datachangeoperationforbytedata)的圖。圖33是展示本發(fā)明的字節(jié)單位的改寫動作的圖。圖34是展示在存儲單元陣列區(qū)域中的阱的配置的一例的圖。圖35是展示圖31的存儲單元陣列的變形例的圖。圖36是展示圖28的EEPROM的變形例的圖。圖37是展示圖36的存儲單元陣列的相互鄰接的2行的圖。圖38是展示使用差動型讀出放大器的系統(tǒng)的一例的圖。圖39是展示在多條位線上設(shè)置1個讀出放大器的系統(tǒng)的一例的圖。圖40是展示圖28的EEPROM的變形例的圖。圖41是展示圖40的預(yù)譯碼器的一例的圖。圖42是展示圖40的行譯碼器以及驅(qū)動器的一例的圖。圖43是展示圖40的存儲單元陣列的相互鄰接的2行的圖。圖44是展示輔助譯碼器的配置例的圖。圖45是展示適用本發(fā)明的EEPROM的一例的圖。圖46是展示適用本發(fā)明的EEPROM的一例的圖。圖47是展示適用本發(fā)明的EEPROM的一例的圖。圖48是展示有關(guān)NAND型EEPROM的編程時的干擾的圖。圖49是展示NAND型EEPROM的數(shù)據(jù)編程動作的波形圖。圖50是展示本發(fā)明的字節(jié)型EEPROM的存儲單元組的圖。圖51是展示圖50的等效電路的圖。圖52是展示有關(guān)在消除動作時給予存儲單元組的電位的圖。圖53是展示有關(guān)在編程動作時給予存儲單元組的電位的圖。圖54是展示有關(guān)在讀動作時給予存儲單元組的電位的圖。圖55是展示與存儲單元的數(shù)據(jù)對應(yīng)的柵電壓和單元電流的關(guān)系的圖。圖56是展示本發(fā)明的字節(jié)型EEPROM的主要部分的方框圖。圖57是展示圖56的存儲單元陣列的電路構(gòu)成圖。圖58是展示圖56的讀出放大器的一例的圖。圖59是展示本發(fā)明的字節(jié)單位的改寫動作(datachangeoperationforbytedata)的流程圖。圖60是展示讀出放大器的節(jié)點Qb的狀態(tài)的圖。圖61是展示本發(fā)明的頁單位的改寫動作(datachangeoperationforpagedata)的流程圖。圖62是展示本發(fā)明的頁單位的改寫動作的波形圖。圖63是展示本發(fā)明的字節(jié)單位的改寫動作(datachangeoperationforbytedata)的波形圖。圖64是展示本發(fā)明的字節(jié)型EEPROM的存儲單元陣列的變形例圖。圖65是展示以往的字節(jié)型EEPROM的存儲單元的圖。圖66是展示圖65的沿LXVI-LXVI線的斷面圖。圖67是展示FN隧道電流的機構(gòu)的能量區(qū)域圖。圖68是展示以往的字節(jié)型EEPROM存儲單元的圖。圖69是展示以往的字節(jié)型EEPROM的存儲單元的基本構(gòu)造的圖。圖70是展示NAND型快閃EEPROM的NAND單元的圖。圖71是展示圖70的等效電路的圖。圖72是展示NOR型快閃EEPROM的存儲單元的圖。以下，參照附圖，詳細說明本發(fā)明的非易失性半導體存儲器。圖1A以及圖1B，展示了本發(fā)明的字節(jié)型EEPROM的存儲單元。圖2展示了圖1A以及圖1B的存儲單元的等效電路。圖3展示了存儲單元陣列的總體電路構(gòu)成。存儲單元MC，具有控制柵和浮動柵，是和快閃EEPROM的存儲單元相同的構(gòu)造。在存儲單元MC的兩端，分別連接1個選擇晶體管ST1、ST2。選擇晶體管ST1，經(jīng)由位線接觸部分BC被連接在位線上，選擇晶體管ST2，被連接在源線SL上。由存儲單元MC以及選擇晶體管ST1、ST2構(gòu)成1個存儲單元組，存儲單元陣列通過將多個存儲單元配置成矩陣形實現(xiàn)。由被配置在行方向上的多個存儲單元組構(gòu)成1個區(qū)。在1個區(qū)內(nèi)，配置沿著行方向延伸的1條控制柵線CGL。將被連接在1條控制柵線CGL上的存儲單元稱為1頁。消除動作，可以對每1頁進行。對于存儲單元的編程以及讀的各動作，也可以通過在每列上設(shè)置具有閂鎖功能的讀出放大器，對1頁同時進行。但是，數(shù)據(jù)的輸入輸出，例如可以對每一位串行進行。另外，采用這種構(gòu)成，可以實現(xiàn)字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)。本發(fā)明的字節(jié)型EEPROM，從構(gòu)造方面來看，可以考慮在NAND型快閃EEPROM中將1個NAND單元內(nèi)的存儲單元作為1個存儲器。但是，本發(fā)明的字節(jié)型EEPROM，從功能上來看，和NAND型快閃EEPROM有很大不同。有關(guān)內(nèi)容在動作的說明中詳細敘述。下面說明本發(fā)明的字節(jié)型EEPROM在構(gòu)造方面的長處。本發(fā)明的字節(jié)型EEPROM的存儲單元部分，與NAND型快閃EEPROM的存儲單元部分相比，只在構(gòu)成1個組的存儲單元的數(shù)量上不同。因而，在本發(fā)明的字節(jié)型EEPROM中，因為可以直接采用NAND型快閃EEPROM的工序，所以雖然可以進行字節(jié)單位的消除，但也可以增加存儲器的容量，并且，還可以降低生產(chǎn)成本。例如，當假設(shè)設(shè)計規(guī)則為0.4[μm]的情況下，1個存儲單元的面積(短邊長a×長邊長b)，因為短邊長a是1.2[μm]，長邊長b是3.2[μm]，所以為3.84[μm2]。另一方面，在如圖65以及圖66所示的以往的字節(jié)型EEPROM中，當將設(shè)計規(guī)則設(shè)置為0.4[μm]的情況下，1個存儲單元的面積為36[μm2]?？傊?，有關(guān)存儲單元陣列部分，即使單純通過計算，本發(fā)明的字節(jié)型EEPROM，與以往的字節(jié)型EEPROM相比，也可以實現(xiàn)約10倍的存儲容量。另外，本發(fā)明的字節(jié)型EEPROM，因為可以用和NAND型快閃EEPROM相同的工序制造，所以也容易應(yīng)用于邏輯混裝非易失性存儲器。另外，本發(fā)明的字節(jié)型EEPROM的存儲單元，由于和NAND型快閃EEPROM的存儲單元結(jié)構(gòu)相同，所以如果從1個存儲單元看，可以直接采用快閃EEPROM的數(shù)據(jù)變更方式(datachangescheme)，即，利用了FN隧道現(xiàn)象的數(shù)據(jù)變更方式。但是，當作為存儲單元陣列整體看的情況下，本發(fā)明的字節(jié)型EEPROM，在字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)，即，可以進行字節(jié)消除(byteerase)這一點上和NAND型快閃EEPROM不同。以下，順序說明本發(fā)明的字節(jié)型EEPROM的消除動作、編程動作以及讀動作。在消除動作時，在選擇(selected)區(qū)的控制柵(字線)CGL上施加接地電位，非選擇(unselected)區(qū)的控制柵CGL被設(shè)定為浮動狀態(tài)。此后，例如，將21[V]、3[ms]的消除脈沖施加在體上。在此，所謂體，是被形成在硅基板上的阱部分，存儲單元MC以及選擇晶體管SL1、SL2，全部被形成在該阱部分中。如果將消除脈沖施加在體上，則在選擇(selected)區(qū)的存儲單元MC中，在體和控制柵之間加入消除電壓(21[V])，浮動柵中的電子靠FN(福勒-諾德海姆)隧道現(xiàn)象移動到體。其結(jié)果，存儲單元的閾值電壓，變?yōu)?3[V]左右。在本發(fā)明的字節(jié)型EEPROM中，沒有在消除動作中存儲單元的閾值電壓的絕對值變得極大的過消除的問題。因而，在1個消除脈沖中，可以在閾值電壓變?yōu)?3[V]左右的條件下進行消除動作，可以縮短消除時間(當進行確認閾值電壓是否已在規(guī)定值以下的檢測的情況下還包含該檢測所需要的時間)。本發(fā)明的字節(jié)型EEPROM不存在過消除的問題的原因是在1個存儲單元MC的兩端連接有選擇晶體管ST1、ST2的緣故。即，在數(shù)據(jù)讀出時，需要使非選擇(unselected)存儲單元總是處于截止狀態(tài)，而使選擇(selected)存儲單元與數(shù)據(jù)對應(yīng)地處于導通或者截止狀態(tài)，但過消除，是使該非選擇(unselected)存儲單元處于導通狀態(tài)。如果設(shè)置選擇晶體管ST1、ST2，即使非選擇(unselected)存儲單元變?yōu)閷顟B(tài)，非選擇(unselected)存儲單元的數(shù)據(jù)并沒有被導入位線，所以對存儲器的動作沒有損害。在消除動作時，非選擇(unselected)區(qū)的控制柵CGL被設(shè)定為浮動狀態(tài)。因而，在非選擇(unselected)區(qū)的存儲單元MC中，即使體(阱)的電位上升，由于控制柵CGL和體的容量耦合，控制柵CGL的電位也上升，因而不進行數(shù)據(jù)的消除?？刂茤臗GL，由多晶硅、多晶硅和金屬硅化物的積層等構(gòu)成。另外，控制柵CGL，經(jīng)由金屬配線被連接在字線驅(qū)動用MOS晶體管的源上。因而，在控制柵上，連接著字線驅(qū)動用晶體管的源的接合容量、源和柵的重疊容量、控制柵和金屬配線之間的容量、控制柵和體(阱)之間的容量等。在這些容量中，控制柵和體(阱)之間的容量特別大。即，因為控制柵和體之間的耦合比，約為0.9非常大，所以在非選擇(unselected)區(qū)的存儲單元MC中，通過控制柵CGL和體的容量耦合，就可以防止FN隧道電流的流動。在消除檢驗中，例如，驗證選擇(selected)區(qū)內(nèi)的全部存儲單元的閾值是否已在-1[V]以下。在本發(fā)明中，如上所述，因為沒有過消除的問題，所以不需要過消除的驗證。另外，由于在使閾值電壓確實下降到-3[V]左右的條件下進行消除，所以還可以省略檢驗。在“0”編程動作時，將選擇(selected)區(qū)的位線側(cè)的選擇晶體管ST1設(shè)置為導通狀態(tài)，將源線側(cè)的選擇晶體管ST2設(shè)置為截止狀態(tài)，對執(zhí)行編程(“0”編程)的存儲單元，將位線BLi設(shè)置為0[V]，對禁止執(zhí)行編程(“1”編程)的存儲單元，將位線BLi設(shè)置為電源電位VCC(例如，3.3[V])。在執(zhí)行編程的存儲單元的溝道上，從位線BLi經(jīng)由選擇晶體管ST1施加電位0[V]。因而，執(zhí)行編程的存儲單元的溝道電位變?yōu)榻拥仉娢?。而后，如果在選擇(selected)字線(控制柵)上施加編程電位，則在被連接在選擇(selected)字線上的選擇(selected)存儲單元中，在執(zhí)行編程的存儲單元的浮動柵和溝道之間，產(chǎn)生大的電位差。因而，在執(zhí)行編程的存儲單元中，通過FN隧道現(xiàn)象，電子從溝道移動到浮動柵。另一方面，在禁止執(zhí)行編程的存儲單元中，溝道，被充電到電源電壓VCC，并且，被設(shè)定在浮動狀態(tài)。而后，如果在選擇(selected)字線(控制柵)上施加編程電壓，則由于控制柵、浮動柵、溝道、體(阱)的串聯(lián)容量耦合，溝道電位也被自動地引導。因而，在被連接在選擇(selected)字線上的禁止編程的存儲單元的浮動柵和溝道之間并不產(chǎn)生大的電位差，電子也不從溝道向浮動柵移動。這樣，對于禁止編程(inhibit)的存儲單元，由于在控制柵和溝道之間設(shè)置大的耦合比，并且，充分地進行溝道的充電，因此可以使在選擇(selected)字線上施加編程電位時的溝道電位(禁止編程電位)充分高?？刂茤藕蜏系乐g的耦合比B，可以由以下算式算出。B＝Cox/(Cox+Cj)在此，Cox是控制柵和溝道之間的柵容量的總和，Cj是存儲單元的源和漏極的接合容量的總和。存儲單元的溝道容量，為這些柵容量的總和Cox和接合容量的總和Cj的合計。進而，選擇晶體管的柵和源的疊加容量、位線和源·漏極之間的容量等，如果與溝道容量相比，由于非常小，所以可以忽略。讀動作時，在將位線充電到預(yù)充電電位后，如圖4以及圖5所示，在選擇(selected)存儲單元的控制柵(選擇(selected)字線)上，施加0[V]，在選擇(selected)存儲單元的兩側(cè)的選擇晶體管的柵上，施加電源電位VCC，在非選擇(unselected)存儲單元的兩側(cè)的選擇晶體管的柵上，施加0[V]。這時，選擇(selected)存儲單元的兩側(cè)的選擇晶體管，處于導通狀態(tài)，非選擇(unselected)存儲單元的兩側(cè)的選擇晶體管，處于截止狀態(tài)。在選擇(selected)存儲單元中，對于編程數(shù)據(jù)“1”的存儲單元，即，消除狀態(tài)的存儲單元，因為閾值電壓變?yōu)樨摐p少方式，所以變?yōu)閷顟B(tài)，位線的電位下降。相反，對于進行數(shù)據(jù)“0”編程的存儲單元，由于閾值電壓變?yōu)檎黾臃绞剑宰優(yōu)榻刂範顟B(tài)，位線被維持在預(yù)充電狀態(tài)。這樣，數(shù)據(jù)“0”、“1”的判斷，通過是否有單元電流從位線流到源進行。位線的電位變化，被讀出放大器放大(檢出)。如果采用本發(fā)明的字節(jié)型EEPROM，因為存儲單元MC，被選擇晶體管夾著，所以具有以下優(yōu)點。第一，當設(shè)讀電位為0[V]的情況下，如圖6所示，消除后或者編程后的閾值電壓分布，可以變?yōu)樨?數(shù)據(jù)“1”)或者正(數(shù)據(jù)“0”)。即，如果設(shè)置區(qū)別“1”和“0”的檢驗功能，則可以設(shè)置檢測過消除和過編程的檢驗功能。因而，不需要在以往的快閃EEPROM中進行的那種復雜的檢驗。另外，在本發(fā)明中，即使由于過消除引起負的閾值電壓的絕對值增大，或者由于過編程引起正的閾值電壓的絕對值增大的情況下，也可以進行正常的讀動作。因而，可以將施加在柵氧化膜(隧道氧化膜)上的電場設(shè)定得很高，可以縮短消除時間以及編程的時間。第二，如NAND型快閃EEPROM那樣，消除以及編程，都可以通過利用FN隧道現(xiàn)象的浮動柵和溝道之間的電荷交換進行。因而，可以將數(shù)據(jù)改寫動作(datachangeoperation)的消耗電流抑制得非常小，其結(jié)果，可以增加在1次數(shù)據(jù)改寫動作中，可以同時變更數(shù)據(jù)的存儲單元的數(shù)量。第三，本發(fā)明的字節(jié)型EEPROM，和NAND型快閃EEPROM不同，選擇晶體管之間的存儲單元只有1個。即，由于在選擇晶體管之間選擇(selected)存儲單元和非選擇(unselected)存儲單元并不是混合存在，所以在讀時，不需要使非選擇(unselected)存儲單元始終處于導通狀態(tài)而具有通路晶體管的功能。因而，不需要用于防止過編程的處置。另外，在讀時，由于不需要使非選擇(unselected)存儲單元始終處于導通狀態(tài)，所以在將選擇(selected)存儲單元的控制柵設(shè)置為0[V]進行讀的情況下，也將非選擇(unselected)存儲單元的控制柵設(shè)置為0[V]，可以不考慮讀保持(ReadRetention)。即，在以往的NAND型快閃EEPROM中，由于在選擇晶體管之間串聯(lián)連接有多個存儲單元，所以在讀時，將選擇(selected)存儲單元的控制柵設(shè)置為0[V]，將非選擇(unselected)存儲單元的控制柵設(shè)置為Vread(＝4.5V)。這成為縮短讀保持的原因。本發(fā)明，由于在選擇晶體管之間只連接1個存儲單元，所以在讀時，將全部的存儲單元的控制柵設(shè)置為0[V]，僅通過存儲單元的兩端的選擇晶體管的導通/截止，就可以確定存儲單元的選擇/非選擇。另外，因為在位線和存儲單元之間連接有選擇晶體管，所以在讀時，可以不需要使非選擇(unselected)存儲單元始終處于截止狀態(tài)。因而，也不需要防止過消除的處置。另外，在“0”編程時，不需要向非選擇(unselected)字線(控制柵)施加中間電位(為編程電位的約1/2的電位)。這是因為在存儲單元和位線之間存在選擇晶體管的同時，在選擇晶體管之間也只有1個存儲單元的緣故。另外，因為即使不向非選擇(unselected)字線施加中間電位，也可以防止編程錯誤，所以編程的可靠性提高。另外，可以進行頁單位(或者位單位)的改寫。即使在讀時，由于沒有導通晶體管，所以可以形成大的單元電流。因而，可以高速地讀，讀時的數(shù)據(jù)保持特性提高。表3，展示在上述的消除、編程、讀出各自的動作中的選擇柵線SSL、GSL、控制柵線(字線)CGL、位線BLi、單元源線SL、單元P阱的電位。表3在消除動作中，選擇(selected)區(qū)的控制柵線CGL，被設(shè)定在0[V]，非選擇(unselected)區(qū)的控制柵線CGL以及全部的選擇柵SSL、GSL，被設(shè)定成浮動狀態(tài)。在該狀態(tài)下，如果在單元P阱上施加消除電位Vera，例如，施加21[V]，則浮動狀態(tài)的全部選擇柵SSL、GSL的電位和非選擇(unselected)區(qū)的控制柵線CGL的電位，由于和單元P阱的容量耦合，變?yōu)閂rea×β(β是耦合比)。在此，如果設(shè)β為0.8，則浮動狀態(tài)的全部選擇柵線SSL、GSL的電位和非選擇(unselected)區(qū)的控制柵線CGL的電位，上升到16.8[V]。在消除動作時，由被連接位線BLi以及單元源線SL上的N+擴散層和單元P阱構(gòu)成的pn結(jié)，被在正方向上加偏置。因此，位線BLi以及單元源線SL，被充電到Vrea-Vb。進而，Vb是pn結(jié)的內(nèi)部電位。在編程動作中，被連接在編程“1”數(shù)據(jù)的選擇(selected)存儲單元上的位線BLi，即，被連接在維持消除狀態(tài)的選擇(selected)存儲單元上的位線BLi，被設(shè)定在電源電位(例如，3.3[V])VCC，被連接在編程“0”數(shù)據(jù)的選擇(selected)存儲單元上的位線BLi，被設(shè)定在0[V]。選擇(selected)區(qū)的位線側(cè)的選擇柵線SSL，被設(shè)定在電源電位VCC，單元源線側(cè)的選擇柵線GSL，被設(shè)定在0[V]，控制柵線CGL，被設(shè)定在編程電位(例如，18[V])Vprog。非選擇(unselected)區(qū)的選擇柵線SSL、GSL、控制柵線CGL以及單元P阱，被設(shè)定在0[V]。單元源線，被設(shè)定在0[V]。但是，當編程選擇(selected)區(qū)內(nèi)的“1”數(shù)據(jù)的存儲單元的溝道電位，因和控制柵線CGL的容量耦合上升，由穿通而產(chǎn)生單元源線的漏電流的問題時，單元源線的電位，最好設(shè)定在電源電位VCC。在讀動作中，選擇(selected)區(qū)的選擇柵線SSL、GSL，被設(shè)定在電源電位VCC，控制柵線CGL，被設(shè)定在0[V]。當采取在數(shù)據(jù)讀前預(yù)充電位線的方式的情況下，位線BLi，被設(shè)定在預(yù)充電電位(例如，1.2[V])VBL。在選擇(selected)存儲單元中存儲有“1”數(shù)據(jù)的部分，變?yōu)閷顟B(tài)，由于單元電流流過，所以位線BLi放電到0[V]。另一方面，在選擇(selected)存儲單元中存儲有“0”數(shù)據(jù)的部分，變?yōu)榻刂範顟B(tài)，由于沒有電源電流流過，所以位線BLi保持預(yù)充電電位VBL。在讀動作中，當向選擇(selected)區(qū)的控制柵線CGL施加電源電位(例如，3.3V)VCC想進行讀動作的情況下，應(yīng)該將存儲單元的閾值分布設(shè)定成如圖7所示。表4，是展示在具有圖7的閾值分布的情況下的消除、編程、讀的各自的動作中的選擇柵線SSL、GSL、控制柵線(字線)CGL、位線BLi、單元源線SL、單元P阱的電位。表4在本發(fā)明中，如上所述，因為在存儲單元的兩端設(shè)置了選擇晶體管，所以消除后(“1”數(shù)據(jù))的存儲單元的閾值分布下的緩坡可以從正跨越到負。圖8是展示本發(fā)明的字節(jié)型EEPROM的電路區(qū)的主要部分。該EEPROM，如上所述，具有存儲單元陣列，其將由用2個選擇晶體管夾著1個存儲單元的3個元件組成的存儲單元組排列成矩陣形；控制柵線10a，在存儲單元陣列11上在行方向上被排列了多條；位線10b，在存儲單元陣列11上在列方向上被排列了多條。行譯碼器12，進行行的選擇，即進行控制柵線10a的選擇。被連接在所選控制柵線10a上的存儲單元的數(shù)據(jù)，被輸入到由被設(shè)置在每列上的具有數(shù)據(jù)閂鎖功能的讀出放大器組成的讀出放大器13中。列譯碼器14，進行列的選擇，即，進行位線BLi的選擇。所選列的讀出放大器的數(shù)據(jù)，經(jīng)由數(shù)據(jù)輸入輸出緩沖器18輸出到存儲芯片的外部。被輸入到存儲芯片內(nèi)部的數(shù)據(jù)，經(jīng)由數(shù)據(jù)輸入輸出緩沖器18閂鎖在所選具有列的閂鎖功能的讀出放大器中。升壓器16，生成編程動作和消除動作所需要的高電壓。控制電路17，在控制存儲芯片內(nèi)部的各電路的動作的同時，承擔存儲芯片的內(nèi)部和外部的接口的作用?？刂齐娐?7，包含控制對存儲單元的消除、編程、讀的各動作的順序的控制裝置(例如，可編程邏輯陣列)。圖9是展示被連接在圖8的讀出放大器13中的1條位線BLi上的具有閂鎖功能的讀出放大器。讀出放大器，以由一方的輸出成為另一方的輸入的2個CMOS反相器組成的閂鎖電路21為體。閂鎖電路21的閂鎖節(jié)點Q，經(jīng)由列選擇用的NMOS晶體管M8被連接在I/O線上。另外，閂鎖節(jié)點Q，經(jīng)由讀出放大器截斷用的NMOS晶體管M4和位線電位箝位用NMOS晶體管M1被連接在位線BLi上。NMOS晶體管M1、M4的連接節(jié)點成為讀出節(jié)點Nsense。在讀出節(jié)點Nsense上，連接預(yù)充電用PMOS晶體管M2和放電用的NMOS晶體管M3。預(yù)充電用PMOS晶體管M2，根據(jù)預(yù)充電控制信號Load在規(guī)定期間進行讀出節(jié)點Nsense的充電。放電用NMOS晶體管M3，根據(jù)放電控制信號DCB放電讀出節(jié)點Nsense的電荷。在閂鎖電路21的閂鎖節(jié)點Qb上，連接用于根據(jù)控制信號ΦL1強制地將閂鎖節(jié)點Qb接地的復位用NMOS晶體管M5。在閂鎖電路21的閂鎖節(jié)點Q上，連接用于根據(jù)控制信號ΦL2強制地將閂鎖節(jié)點Q接地的復位用NMOS晶體管M6。復位用NMOS晶體管M5、M6的共用源，經(jīng)由被讀出節(jié)點Nsense的電位控制的讀出用NMOS晶體管M7連接在接地點上。讀出放大器NMOS晶體管M7，和NMOS晶體管M5、M6一同也用作閂鎖電路21的復位。圖10，是展示本發(fā)明的字節(jié)型EEPROM的字節(jié)單位的改寫動作(datachangeoperationforbytedata)的概略的流程圖。展示在該流程圖上的順序動作，由圖8的控制電路17控制。以下，根據(jù)流程圖，說明字節(jié)單位的數(shù)據(jù)改寫動作。如果變?yōu)樽止?jié)改寫方式(bytedatachangemode)，首先，將被連接在所選控制柵線(字線)上的存儲單元的1頁份的數(shù)據(jù)讀出到讀出放大器(頁讀出)。而后，在讀出放大器中，該1頁份的數(shù)據(jù)被閂鎖(步驟ST1)。接著，與由地址指定的列對應(yīng)的字節(jié)數(shù)據(jù)被輸入。該被輸入的字節(jié)數(shù)據(jù)，對在被閂鎖在讀出放大器上的1頁份的數(shù)據(jù)中進行數(shù)據(jù)改寫的字節(jié)數(shù)據(jù)進行改寫(步驟ST2)。接著，被連接在所選控制柵線上的存儲單元的1頁份的數(shù)據(jù)同時被消除(頁消除)(步驟ST3)。在消除之后，對被連接在所選控制柵線上的各存儲單元，進行檢驗是否完全進行消除，或者有無過消除的消除驗證(步驟ST4、5)。而后，在1頁份的全部存儲單元的閾值達到規(guī)定范圍內(nèi)之前，反復進行頁消除以及消除驗證，當1頁份的全部存儲單元的閾值變到規(guī)定范圍內(nèi)(消除結(jié)束)時，移動到下一動作(步驟ST3～5)。進而，當具有閂鎖功能的讀出放大器對于1條位線只有一個的情況下(只是1頁份的情況下)，讀出放大器的數(shù)據(jù)有可能因消除驗證而破壞。因而，在這種情況下，不進行消除驗證，只進行1次消除后結(jié)束。此后，對于被連接在所選控制柵線上的存儲單元，同時編程被閂鎖在讀出放大器中的1頁份的數(shù)據(jù)(步驟ST6)。在編程后，對于被連接在所選控制柵線上的各存儲單元，進行檢驗是否完全進行了編程，或者是否有過編程的編程驗證(步驟ST7、8)。而后，在1頁份的全部存儲單元的閾值變?yōu)橐?guī)定范圍內(nèi)之前反復進行頁編程以及編程檢驗，當1頁份的全部的存儲單元的閾值達到規(guī)定范圍內(nèi)(編程結(jié)束)時，使字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)結(jié)束。進而，當使用高的編程電位，在1次編程脈沖中進行1次編程的情況下，還可以省略編程檢驗。圖11至圖14，是展示在圖10的主要步驟中的選擇(selected)存儲單元的數(shù)據(jù)和讀出放大器的節(jié)點Qb(圖9)的狀態(tài)。圖11，展示連接在所選控制柵線(字線)上的存儲單元的1頁份的數(shù)據(jù)被讀出到讀出放大器的狀態(tài)(對應(yīng)步驟ST1)。當存儲單元的數(shù)據(jù)是“0”(閾值電壓為正)的情況下，位線BLi的電荷不被放電，而維持預(yù)充電電位。因而，圖9的讀出節(jié)點Nsense變?yōu)殡娫措娢籚CC。如果將控制信號ΦL2設(shè)置位電源電位VCC，則節(jié)點Q變?yōu)榻拥仉娢籚SS，即，變?yōu)椤?”。相反，當存儲單元的數(shù)據(jù)是“1”(閾值電壓為負)的情況下，位線BLi的電荷被放電。因而，圖9的讀出節(jié)點Nsense變?yōu)榻拥仉娢籚SS。如果將控制信號ΦL2設(shè)置為電源電位VCC，則節(jié)點Q變?yōu)殡娫措娢籚CC，即，變?yōu)椤?”。圖12，展示對于在被閂鎖于讀出放大器中的1頁份的數(shù)據(jù)中由地址指定的節(jié)點數(shù)據(jù)(8位數(shù)據(jù))，進行數(shù)據(jù)的改寫(對應(yīng)步驟ST2)。圖13，展示消除連接在所選控制柵線(字線)上的存儲單元的數(shù)據(jù)(頁消除)的狀態(tài)(對應(yīng)步驟ST3)。由于頁消除，連接在所選控制柵線上的存儲單元的數(shù)據(jù)全部變?yōu)椤?”。圖14，展示對于連接在所選控制柵線(字線)上的存儲單元，編程(頁編程)被閂鎖在讀出放大器中的1頁份的數(shù)據(jù)的狀態(tài)(對應(yīng)步驟ST6)。這樣，對于存儲單元陣列11，動作變?yōu)轫搯挝坏臄?shù)據(jù)改寫動作(datachangeoperationforpagedata)，但實際上，進行字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)。接著，參照圖15以及圖16的時間圖，以圖9的讀出放大器的動作為中心詳細說明用于頁編程、編程檢驗的讀出動作。進而，圖15以及圖16，是展示將1個時間圖分成二部分的各自部分的圖。圖15的t5和圖16的t5，表示同樣的時刻。即，圖15的后半部分的波形和圖16的前半部分的波形部分重合。如果從芯片外部向芯片內(nèi)部輸入指示編程的指令，則編程動作開始。首先，為了使讀出節(jié)點Nsense復位，將控制信號DCB設(shè)置位電源單位VCC。這時，MOS晶體管M3導通，讀出節(jié)點Nsense被接地(t1)。另外，如果和控制信號DCB一同將控制信號BLSHF也設(shè)置為電源電位VCC，則MOS晶體管M1導通，位線BLi被接地。在將編程數(shù)據(jù)輸入到讀出放大器之前，將數(shù)據(jù)閂鎖控制信號ΦL1設(shè)置位電源電位VCC，將預(yù)充電控制信號Load設(shè)置位接地電位VSS。這時，MOS晶體管M5、M7導通，閂鎖電路21的閂鎖節(jié)點Qb被強制接地，數(shù)據(jù)被復位。即，在讀出放大器20的全部的讀出放大器中，閂鎖電路21的閂鎖節(jié)點Q變?yōu)殡娫措娢籚CC，閂鎖節(jié)點Qb變?yōu)榻拥仉娢籚SS(t1)。接著，從I/O線輸入編程數(shù)據(jù)，數(shù)據(jù)被閂鎖在讀出放大器20的各閂鎖電路21上，節(jié)點Q、Qb與輸入數(shù)據(jù)相應(yīng)地被設(shè)定位“H”、“L”(t3)。具體地說，在與進行“0”編程的存儲單元對應(yīng)的讀出放大器的閂鎖電路21中，將閂鎖節(jié)點Q置于“L”(＝VSS)，在與進行“1”編程(禁止編程)的存儲單元對應(yīng)的讀出放大器的閂鎖電路21中，將閂鎖節(jié)點Q置于“H”(＝VCC)。接著，控制信號BLSHF、SBL變?yōu)椤癏”，根據(jù)被閂鎖在讀出放大器20的各閂鎖電路21中的數(shù)據(jù)，各位線開始被充電(t4)。即，與進行“0”編程的存儲單元連接的位線BLi被設(shè)定成接地電位VSS，被連接在“1”編程(禁止編程)的存儲單元上的位線被充電至電源電位VCC。被選擇的控制柵線(字線)，被設(shè)定成編程電位Vprog(20[V]左右)。通過該動作，就可以對1頁份的存儲單元進行編程。在數(shù)據(jù)編程結(jié)束后，開始檢驗數(shù)據(jù)編程是否完整結(jié)束的編程驗證。首先，進行用于編程檢驗的讀動作。該檢驗讀動作和通常的讀動作相同。如果將控制信號DCB設(shè)定在電源電位VCC，則MOS晶體管M3導通，讀出節(jié)點Nsense被強制接地(t5)。接著，如果在所選控制柵線CGL上，施加參照電位Vref(0.5[V]左右)，在選擇柵線SSL、GSL上施加電源電位VCC，則進行預(yù)充電(t6)。在讀動作時，可以使用位線預(yù)充電型的讀方式、電流檢測型讀方式等。在位線預(yù)充電型的讀方式中，預(yù)充電位線BLi，在達到浮動狀態(tài)之后，與存儲單元的數(shù)據(jù)相應(yīng)地維持或者降低位線的電位。關(guān)于電流檢測型的讀方式，在下面敘述。在時刻t6，將控制信號BLSHF從升壓電位VCC+α箝位到電位VCC-α，通過流過MOS晶體管M1的存儲單元電流和充電讀出節(jié)點Nsense的MOS晶體管M2的電流的平衡進行讀動作。而后，位線BLi的電位，例如在上升至0.9V時，MOS晶體管M1變?yōu)榻刂範顟B(tài)，讀出節(jié)點Nsense變?yōu)殡娫措娢籚CC。在讀出節(jié)點Nsense變?yōu)椤癏”(＝VCC)之后，將閂鎖控制信號ΦL1設(shè)置為電源電位VCC，使MOS晶體管M5導通(t7)。當讀出節(jié)點Nsense為電源電位VCC的情況下(在連接于閾值比預(yù)充電電位Vref還高的存儲單元上讀出放大器的情況下)，MOS晶體管M7導通，閂鎖節(jié)點Qb變?yōu)榻拥仉娢籚SS，閂鎖節(jié)點Q變?yōu)殡娫措娢籚CC。在閂鎖節(jié)點Q上輸入接地電位VSS，如果編程被正常地進行，則閂鎖電路21的閂鎖數(shù)據(jù)反轉(zhuǎn)。當對于存儲單元的編程不完整的情況下，在驗證讀中，由于讀出節(jié)點Nsense，是“L”(＝VSS)不變，所以閂鎖電路21的數(shù)據(jù)不產(chǎn)生反轉(zhuǎn)，閂鎖節(jié)點Q保持VSS。在與禁止編程的存儲單元連接的讀出放大器中，閂鎖節(jié)點Q，因為是電源電位VCC所以沒有數(shù)據(jù)的反轉(zhuǎn)。在存在編程不完整的存儲單元時，即，有閂鎖電路21的數(shù)據(jù)不產(chǎn)生反轉(zhuǎn)的讀出放大器時，編程和驗證讀被反復進行。而后，如果1頁份的全部的讀出放大器的閂鎖節(jié)點Q的電位變?yōu)殡娫措娢籚CC，則編程結(jié)束。以下，參照圖17的時間圖，以圖9的讀出放大器的動作為中心，詳細說明字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)。如果從芯片外部向芯片內(nèi)部輸入指示字節(jié)改寫方式(bytedatachangemode)的指令，則字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)開始。首先，對連接于所選控制柵線(字線)的1頁份的存儲單元，開始已被寫入的數(shù)據(jù)的讀動作。首先，將數(shù)據(jù)閂鎖控制信號ΦL1設(shè)定為電源電位VCC，將預(yù)充電控制信號Load設(shè)定為接地電位VSS。這時，MOS晶體管M5、M7導通，閂鎖電路21的閂鎖節(jié)點Qb被強制接地，數(shù)據(jù)被復位。即，讀出放大器的全部的閂鎖電路21的閂鎖節(jié)點Q變?yōu)殡娫措娢籚CC，閂鎖節(jié)點Qb變?yōu)榻拥仉娢籚SS(t1)。接著，將控制信號DCB設(shè)定為電源電位VCC。這時，MOS晶體管M3導通，讀出節(jié)點Nsense被強制接地(t2)。接著，如果在被選擇的控制柵線CGL上施加VSS(＝0V)，在選擇柵線SSL、GSL上施加電源電位VCC，則進行讀動作(t13)。在讀出節(jié)點Nsense變?yōu)椤癏”(＝VCC)之后，閂鎖控制信號ΦL2變?yōu)殡娫措娢籚CC，MOS晶體管M6導通(t4)。當讀出節(jié)點Nsense為電源電位VCC的情況下(即，在被連接在數(shù)據(jù)“0”被寫入，閾值電壓比VSS還高的存儲單元上的讀出放大器的情況下)，MOS晶體管M7導通，閂鎖節(jié)點Q變?yōu)榻拥仉娢籚SS，閂鎖節(jié)點Qb變?yōu)殡娫措娢籚CC。接著，將控制信號DCB設(shè)定為電源電位VCC，將控制信號BLSHF設(shè)定為電源電位VCC或者電位VCC+α，使位線BLi以及讀出節(jié)點Nsense復位(t5)。此后，向由列地址指定的讀出放大器20的閂鎖電路21輸入字節(jié)數(shù)據(jù)，節(jié)點Q、Qb與字節(jié)數(shù)據(jù)相應(yīng)地被設(shè)定為“H”、“L”(t6)。在被寫入閂鎖電路21中的頁數(shù)據(jù)中對規(guī)定的數(shù)據(jù)，改寫從芯片外部輸入的字節(jié)數(shù)據(jù)。此后，對連接于被選擇的控制柵線上的存儲單元進行頁消除動作。選擇(selected)區(qū)的控制柵線設(shè)定為接地電位VSS，非選擇(unselected)區(qū)的控制柵線以及全部選擇柵線設(shè)定為浮動狀態(tài)。如果在單元P阱上施加消除電位Vera，則浮動狀態(tài)的選擇柵和非選擇(unselected)區(qū)的控制柵線，通過和單元P阱的容量耦合，被引導為Vera×β(β是耦合比)。另外，位線BLi以及單元源線SL，被連接在單元P阱內(nèi)的N+層。如果該N+層和單元P阱的pn結(jié)被加正向偏置，則位線BLi以及單元源線SL，分別被充電為Vera-Vb(t7)。這里，Vb是pn結(jié)的內(nèi)部電位。此后，進行消除檢驗，確認被選擇的頁的存儲單元已處于全部消除狀態(tài)，即，存儲單元的閾值電壓已變?yōu)樨摗８鶕?jù)儲存在閂鎖電路21中的數(shù)據(jù)，對所選頁的存儲單元，進行編程動作以及編程檢驗動作。進而，在圖17中，消除檢驗以后的動作省略。圖18，是將NAND型快閃EEPROM的存儲單元陣列的一部分設(shè)置為本發(fā)明的字節(jié)型EEPROM的存儲單元陣列的例子。本發(fā)明的字節(jié)型EEPROM的存儲單元陣列，可以考慮在NAND型快閃EEPROM存儲單元陣列中將2個選擇晶體管之間的存儲單元設(shè)置為1個。由此，本例那樣的EEPROM很容易實現(xiàn)。本例的EEPROM，在1條位線BLi上連接不同構(gòu)成的2種存儲單元組。即，第一存儲單元組，在2個選擇晶體管之間連接多個(例如，4、8、16、32個等)的存儲單元，第二存儲單元組，在2個選擇晶體管之間連接1個存儲單元。在控制柵線(字線)的選擇時，可以在第一存儲單元組的區(qū)域和第二存儲單元組的區(qū)域中，分別設(shè)置驅(qū)動電路，如果可以設(shè)置共用的話，也可以把兩區(qū)域的驅(qū)動電路設(shè)置為一個。還可以代替圖18的NAND型快閃EEPROM的存儲單元陣列，采用以下那樣的存儲單元陣列。圖19所示的存儲單元陣列，是AND型快閃EEPROM的存儲單元陣列。圖22所示的存儲單元陣列，是DINOR型快閃EEPROM的存儲單元陣列。圖19的AND型快閃EEPROM的AND單元，具有在輔助位線和輔助源線之間并聯(lián)連接的多個存儲單元。輔助位線，經(jīng)由漏極側(cè)選擇晶體管被連接在主位線上。輔助源線，經(jīng)由源側(cè)選擇晶體管被連接在主源線上。例如，在64兆AND型快閃EEPROM的情況下，1個AND單元，由128個存儲單元(m＝128)和2個選擇晶體管構(gòu)成。該存儲單元陣列的特征在于位線(數(shù)據(jù)線)、源線被分別分層化。位線以及源線，分別由主配線和輔助配線組成，輔助配線，具有用擴散層形成的模擬無接觸構(gòu)造。對存儲單元的數(shù)據(jù)的編程/消除，由FN(Fowler-Nordheim)隧道電流進行。如圖20所示，數(shù)據(jù)的編程，通過對漏極使用FN隧道電流引來浮動柵的電子進行。如圖21所示，數(shù)據(jù)的消除，通過從基板(溝道整個面)向浮動柵使用FN隧道電流注入電子動作進行。圖22的DINOR(分離位線NOR)型快閃EEPROM，如NAND型快閃EEPROM那樣可以以單一電源動作，并且，一并具有改寫速度高、存儲單元尺寸小這一特長，和如NOR型快閃EEPROM那樣可以高速度隨機存取的特長。DINOR型快閃EEPROM的存儲單元組，由于將存儲單元陣列內(nèi)的主位線和輔助位線設(shè)置為分層結(jié)構(gòu)，所以在尺寸上和AND型AND單元大致相等。存儲單元的結(jié)構(gòu)，和NOR型快閃EEPROM或者NAND型快閃EEPROM的存儲單元的結(jié)構(gòu)相同，是疊柵型，存儲單元的漏極，被連接在由多晶硅形成的輔助位線上。例如，在16兆的DINOR型快閃EEPROM的情況下，在輔助位線上連接64個存儲單元。如果用多晶硅和擴散層的所謂的埋入接觸實現(xiàn)對存儲單元的接觸，則可以謀求存儲單元尺寸的縮小。對存儲單元的數(shù)據(jù)的編程消除的機理，和AND型快閃EEPROM相同，由FN(Fowler-Nordheim)隧道電流進行。即，對存儲單元的數(shù)據(jù)的編程，通過對漏極使用FN隧道電流引來浮動柵的電子進行。數(shù)據(jù)的消除，通過從基板(溝道整個面)向浮動柵使用FN隧道電流注入電子進行。在圖19以及圖22的主位線上連接圖9的讀出放大器，根據(jù)圖10的流程，實行字節(jié)單位的數(shù)據(jù)改寫。這樣，即使在具有圖18、圖19以及圖22所示那樣的存儲單元陣列的EEPROM中，也可以通過采用如圖10的流程圖所示的數(shù)據(jù)的變更方法，對存儲單元陣列的各存儲單元組進行字節(jié)單位的數(shù)據(jù)的改寫動作(datachangeoperationforbytedata)。另外，在本發(fā)明的字節(jié)型EEPROM的存儲單元中，也可以省略位線側(cè)的選擇晶體管，由1個存儲單元晶體管和1個源側(cè)的選擇晶體管構(gòu)成存儲單元組。這種情況下，在數(shù)據(jù)編程時，根據(jù)讀出放大器的數(shù)據(jù)，在禁止編程的位線上，施加編程電壓Vprog的約1/2的禁止編程用的中間電壓Vm?？墒?，以往，已知被稱為SONOS(硅-氧化物-氮化物-氧化物-硅)單元的存儲單元。該存儲單元的特征在于由被捕獲在柵電極(字線)之下的硅氮化膜上的電子的量，指定數(shù)據(jù)(“0”或者“1”)。有關(guān)SONOS單元，例如，公開于文獻4(A.Lancasteretal.，“A5V-OnlyEEPROMwithInternalProgram/EraseControl”，IEEEInternationalSolid-StateCircuitsConference，pp.164-165，F(xiàn)eb.1983)。文獻4的存儲單元組，由1個存儲單元和夾著其的2個選擇晶體管構(gòu)成。另外，該文獻指出，在SONOS單元中可以改寫字節(jié)單位的數(shù)據(jù)(參照“LOAD-LATCHES-ROW-ERASEoperation”p.164左欄第31～第40行)。但是，文獻4，沒有具體地揭示字節(jié)單位的數(shù)據(jù)改寫。即，實際上，未明確怎樣進行字節(jié)單位的數(shù)據(jù)改寫。另外，文獻4所揭示的存儲單元，具有存儲單元的柵和選擇晶體管的柵重疊的構(gòu)造，沒有快閃EEPROM那樣的疊柵構(gòu)造。另外，在本發(fā)明中，可以起到和以往的NAND型快閃EEPROM的效果以及文獻4的存儲單元的效果不同的顯著的效果。即，編程后或者消除后的存儲單元的閾值分布，例如，如上所述，為圖6或者圖7所示。在此，在以往的NAND型快閃EEPROM中，數(shù)據(jù)“1”、“0”的閾值分布的上限以及下限被確定，經(jīng)過驗證各數(shù)據(jù)的閾值分布必須收攏在規(guī)定范圍內(nèi)。另外，文獻4的存儲單元，是SONOS結(jié)構(gòu)，由于硅氮化膜的電子的捕獲量在某種程度上是確定的，因此自由地改變存儲單元的閾值分布是困難的(有關(guān)此問題，例如，參照W.D.Beownetal.，“NonvolatileSemiconductorMemorytechnology”，IEEEPressSeriesonMicroelectronicSystemsStuTewksbury，SeriesEditor，p.70，p.212，p.316，p.326，p.327，p.344)。與此相反，如果采用本發(fā)明，例如，通過調(diào)整編程或者消除的時間和電壓，在圖6或者圖7中，就可以使數(shù)據(jù)“1”的閾值分布和數(shù)據(jù)“0”的閾值分布相互明顯地分離。總之，通過加大數(shù)據(jù)“1”的閾值分布和數(shù)據(jù)“0”的閾值分布的距離(間隔)，可以充分地進行編程以及消除，可以防止讀錯誤。而且，因為沒有各數(shù)據(jù)的閾值分布的上限以及下限，所以不需要檢驗，可以進行所謂的僅有編程以及僅有消除的動作。圖23，展示本發(fā)明的字節(jié)型EEPROM電路區(qū)的一例。圖24，展示圖23的存儲單元陣列11的一部分。本例的電路區(qū)，是適用于具有圖3的存儲單元陣列的EEPROM的電路區(qū)，近似于NAND型EEPROM的電路區(qū)。在本發(fā)明中，由于由1個存儲單元和夾著其的2個選擇晶體管這3個元件構(gòu)成存儲單元組，所以在1個區(qū)BLKi(i＝0，1，…n)內(nèi)，配置連接在1條控制柵線CGL上的存儲單元，即，配置1頁份的存儲單元?？刂茤拧みx擇晶體管驅(qū)動器12c，與1個區(qū)BKLi(i＝0，1，…n)，即，1條控制柵線CGL(1頁)對應(yīng)地設(shè)置。各驅(qū)動器12c，包含升壓器。預(yù)譯碼器12a以及行譯碼器12b，也和1個區(qū)BKLi，即，1條控制柵線CGL(1頁)對應(yīng)地設(shè)置。行地址信號，經(jīng)由地址寄存器19輸入預(yù)譯碼器12a。而后，由預(yù)譯碼器12a以及行譯碼器12b選擇1行(或者1個區(qū))。選擇(selected)區(qū)是BLKi時，例如，驅(qū)動器12c，在選擇(selected)區(qū)BLKi內(nèi)的控制柵線CGL以及選擇柵線SSL、GSL上施加與動作方式對應(yīng)的規(guī)定的電位(表3以及表4)。具有閂鎖功能的讀出放大器13，閂鎖讀數(shù)據(jù)和編程數(shù)據(jù)。讀數(shù)據(jù)(輸出數(shù)據(jù))，經(jīng)由列選擇電路15以及輸入輸出緩沖器18被輸出到存儲芯片的外部。編程數(shù)據(jù)(輸入數(shù)據(jù))，經(jīng)由輸入輸出緩沖器18以及列選擇電路15被閂鎖在具有閂鎖功能的讀出放大器13中。指令信號，經(jīng)由數(shù)據(jù)輸入輸出緩沖器18以及指令寄存器25被輸入指令譯碼器26。向控制電路17，輸入指令譯碼器26的輸出信號、指令啟動信號CLE、芯片啟動信號/CE、寫啟動信號/WE等的信號。信號生成電路(升壓器)27，在控制電路17的控制下，生成施加于控制柵線CGL以及選擇柵線SSL、GSL的電位，將該電位提供給控制柵·選擇柵驅(qū)動器12c。圖25，展示本發(fā)明的字節(jié)型EEPROM的電路區(qū)的另一例。圖26展示圖25的存儲單元陣列11的一部分。本例的電路區(qū)，是適用具有圖18的存儲單元陣列的EEPROM的區(qū)。存儲單元陣列，由配置涉及本發(fā)明的存儲單元組的3晶體管單元(3-trcell)部分11-0和配置NAND單元組的NAND單元11-1構(gòu)成。3晶體管單元(3-trcell)，具有由1個存儲單元和夾著其的2個選擇晶體管的3個元件組成的存儲單元組，被分為n個區(qū)BLK0、BLK1、…BLKn。NAND單元部分11-1，具有由被串聯(lián)連接的多個(4、8、16個等)存儲單元和夾著其的2個選擇晶體管組成的NAND單元組，被分為m個區(qū)BLK0、BLK1、…BLKm。在3晶體管(3-trcell)部分11-0的各區(qū)BLKi(i＝0、1、…n)內(nèi)，配置連接在1條控制柵線CGL上的存儲單元，即，1頁份的存儲單元。與此相反，在NAND單元部分11-1的各區(qū)BLKi(i＝0、1、…m)內(nèi)，配置連接在多條控制柵線CGL上的存儲單元，即，多頁份的存儲單元。在3晶體管單元(3-trcell)部分11-0中，控制柵·選擇柵驅(qū)動器12c，被對應(yīng)于1個區(qū)BLKi，即，1條控制柵線CGL(1頁份)設(shè)置。各驅(qū)動器12c，包含升壓器。預(yù)譯碼器12a以及行譯碼器12b，也被對應(yīng)于1個區(qū)BLKi，即，1條控制柵線CGL(1頁)設(shè)置。在NAND單元部分11-1中，控制柵·選擇柵驅(qū)動器12c，被設(shè)置成與包含多個控制柵線CGL0、…CGL7(多頁)的1個區(qū)BLKi對應(yīng)。各驅(qū)動器12c，包含升壓器。預(yù)譯碼器12a以及行譯碼器12b，也被設(shè)置成與包含多個控制柵線CGL0、…CGL7(多頁)的1個區(qū)BLKi對應(yīng)。行地址信號，經(jīng)由地址寄存器19被輸入預(yù)譯碼器12a。而后，由預(yù)譯碼器12a以及行譯碼器12b，選擇3晶體管單元(3-trcell)部分11-0或者NAND單元部分11-1的1行(或者1個區(qū))。具有閂鎖功能的讀出放大器13，閂鎖讀數(shù)據(jù)和編程數(shù)據(jù)。讀數(shù)據(jù)(輸出數(shù)據(jù))，經(jīng)由列選擇電路15以及輸入輸出緩沖器18被輸出到存儲芯片的外部。編程數(shù)據(jù)(輸入數(shù)據(jù))，經(jīng)由輸入輸出緩沖器18以及列選擇電路15被閂鎖在具有閂鎖功能的讀出放大器13中。指令信號，經(jīng)由數(shù)據(jù)輸入輸出緩沖器18以及指令寄存器25被輸入到指令譯碼器26。在控制電路17中，輸入指令譯碼器26的輸出信號、指令閂鎖啟動信號CLE、芯片啟動信號/CE、寫啟動信號/WE等的信號。信號生成電路(升壓器)27，在控制電路17的控制下，生成施加在控制柵線CGL以及選擇柵線SSL、GSL上的電位，將該電位提供給控制柵·選擇柵驅(qū)動器12c。圖27，展示使用適用于圖23至圖26的EEPROM的字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)。該數(shù)據(jù)改寫動作(datachangeoperation)，很容易知道是匯集了圖11至圖14所示的數(shù)據(jù)改寫動作。本發(fā)明的字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)，由以下的4個主要工序構(gòu)成。①對選擇(selected)區(qū)內(nèi)的1頁份的存儲單元進行數(shù)據(jù)的讀出，并將其保持在具有閂鎖功能的讀出放大器中。②對被保持在具有閂鎖功能的讀出放大器中的數(shù)據(jù)進行字節(jié)數(shù)據(jù)的改寫。③消除選擇(selected)區(qū)內(nèi)的1頁份的存儲單元的數(shù)據(jù)。④將被保持在具有閂鎖功能的讀出放大器中的數(shù)據(jù)編程在選擇(selected)區(qū)內(nèi)的1頁份的存儲單元中。通過以上工序，就可以提供一種可以用和快閃EEPROM相同的工序進行制造，并且，雖然適用于同一數(shù)據(jù)改寫方法(datachangemethod)，但也可以以字節(jié)單位進行數(shù)據(jù)的改寫動作(datachangeoperationforbytedata)的非易失性半導體存儲器(快閃EEPROM，通常沒有上述①的工序，因為以區(qū)單位一并消除存儲單元的數(shù)據(jù)，所以不能進行以字節(jié)單位的數(shù)據(jù)改寫。但是，在消除區(qū)內(nèi)的全部存儲單元的數(shù)據(jù)之后，就可以以字節(jié)單位進行編程)。在此，有關(guān)圖27所示的適用字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)的EEPORM，研討存儲單元的數(shù)據(jù)改寫次數(shù)(numberofdatachangeoperation)，即，改寫次數(shù)/消除周期的最大值。當用圖27所示的方法，進行1字節(jié)數(shù)據(jù)的變更的情況下，對選擇(selected)區(qū)內(nèi)的1頁份的數(shù)據(jù)進行1次的讀動作、消除動作以及編程動作?？傊?，在選擇(selected)區(qū)內(nèi)，就沒有變更數(shù)據(jù)的存儲單元而言也進行1次讀動作、消除動作以及編程動作。因而，例如，當變更1頁內(nèi)的全部數(shù)據(jù)的情況下，用圖27的方法以每1字節(jié)變更1頁份的數(shù)據(jù)時的頁讀、消除、編程次數(shù)，比一次變更1頁份的數(shù)據(jù)的情況下的頁讀、消除、編程次數(shù)，僅多被包含在1頁內(nèi)的字節(jié)數(shù)倍。例如，當1頁由64字節(jié)組成的情況下，在一次改寫1頁份的數(shù)據(jù)時以1次的頁讀、消除、編程動作足夠，但在以每1字節(jié)改寫1頁份的數(shù)據(jù)時需要64次的頁讀、消除、編程動作。這樣，在圖27所示的字節(jié)單位數(shù)據(jù)改寫動作(datachangeoperationforbytedata)中，當進行1頁份的數(shù)據(jù)變更的情況下，對選擇(selected)區(qū)內(nèi)的1頁份的數(shù)據(jù)進行1次的讀動作、消除動作以及編程動作。因而，采用本發(fā)明的方法變更1頁份的數(shù)據(jù)的情況下的頁讀、消除、編程次數(shù)，與1次變更1頁份的數(shù)據(jù)的情況下的頁讀、消除、編程次數(shù)相比，最大只多被包含在1頁內(nèi)的字節(jié)數(shù)倍。進而，為了防止這樣的頁讀、消除、編程次數(shù)的增加，在圖27的方法中的1次頁讀后，改寫多個字節(jié)的數(shù)據(jù)，就可以減少頁讀、消除、編程次數(shù)。但是，在下面，說明使用和改寫多個字節(jié)數(shù)據(jù)不同的方法，在維持字節(jié)單位的改寫動作(datachangeoperationforbytedata)的同時，可以減少頁讀、消除、編程次數(shù)的非易失性半導體存儲器。圖28展示圖23的字節(jié)型EEPROM的改良例。在本發(fā)明中，由在行方向以及列方向上配置成矩陣形的多個區(qū)BLKi-j(i＝0，1…n；j＝0，1，2，3)構(gòu)成。在前面說明過的例子中，如圖23以及圖25所示，區(qū)BLKi，只被配置在列方向上，被連接在1條控制柵線CGL上的1頁份的存儲單元，必須在同一區(qū)BLKi內(nèi)。在本發(fā)明中，將1頁份的存儲單元，以1字節(jié)(8位)的正整數(shù)倍單位分為多個，還在行方向上配置多個區(qū)。具體地說，當1頁由k(k是正數(shù))字節(jié)的存儲單元構(gòu)成的情況下，如果由r(r是正數(shù)，r≤k)字節(jié)的存儲單元構(gòu)成1個區(qū)，則行方向的區(qū)數(shù)，變?yōu)閗/r個。在本例中，將行方向的區(qū)設(shè)置為4個。這種情況下，例如，1個區(qū)，由16字節(jié)的存儲單元構(gòu)成，1頁由64字節(jié)的存儲單元構(gòu)成。主控制柵·選擇柵驅(qū)動器12c，被設(shè)置成與行方向的4個區(qū)BLKi-j，即，1條控制柵線CGL(1頁)對應(yīng)。各驅(qū)動器12c，包含升壓器。預(yù)譯碼器12a以及行譯碼器12b，也被設(shè)置成與4區(qū)BLKi-j，即，1條控制柵CGL(1頁)對應(yīng)。輔助控制柵驅(qū)動器28，被設(shè)置成與各區(qū)BLKi-j對應(yīng)。行地址信號，經(jīng)由地址寄存器19被輸入預(yù)譯碼器12a以及輔助譯碼器29。而后，由預(yù)譯碼器12a以及行譯碼器12b，選擇1行內(nèi)的4個區(qū)BLKi-j中的1個。另外，由預(yù)譯碼器29，選擇所選4個區(qū)BLKi-j中的一個。進而，輔助譯碼器29，還可以具有選擇所選1行內(nèi)的多個區(qū)或者所選1行內(nèi)的全部區(qū)(在本例中，是4個區(qū))那樣的功能。而后，在本發(fā)明中，可以以區(qū)單位，進行數(shù)據(jù)的讀、消除以及編程?？傊?，在字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)中，不需要將1頁份的數(shù)據(jù)讀出到具有栓鎖功能的讀出放大器中，因而在本發(fā)明中，在字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)中，與圖23以及圖25的例子相比也可以分別減少讀次數(shù)、消除次數(shù)、編程次數(shù)，可以提高實際的改寫特性(program/eraseendurancecharacteristics)。例如，考慮由k(k是正數(shù))字節(jié)的存儲單元構(gòu)成1頁的EEPROM的改寫特性(program/eraseendurancecharacteristics)，即，考慮數(shù)據(jù)改寫次數(shù)(numberofdatachangeoperation)的最大值是1×106次的情況。在圖23以及圖25的例子中，因為變更1頁份的數(shù)據(jù)分別需要k次的讀動作、消除動作、編程動作，所以實際上，改寫特性(program/eraseendurancecharacteristics)減少到(1/k)×106次。在本發(fā)明中，將1頁分為k/r(r是正數(shù)，r≤k)的區(qū)，各區(qū)由r字節(jié)的存儲單元構(gòu)成，因為可以以區(qū)單位，進行讀動作、消除動作以及編程動作，所以為了變更1頁分的數(shù)據(jù)的讀、消除、編程的各動作，實際上用(1/r)×106完成。如果用具體的數(shù)字表示，例如，當1頁由64字節(jié)構(gòu)成的情況下，圖23以及圖25的例子的改寫特性(program/eraseendurancecharacteristics)，變?yōu)?.7×104次。另一方面，當1頁由8個區(qū)構(gòu)成，1區(qū)由8字節(jié)構(gòu)成的情況下，本發(fā)明的改寫特性，變?yōu)?.3×105次，與圖23以及圖24的例子相比僅提高1位的實際改寫特性。進而，在本發(fā)明的情況下，由于可以由1字節(jié)構(gòu)成1區(qū)，因此，最大可以將實際的改寫特性設(shè)置為1×106次。當選擇(selected)區(qū)為BLKi-j時，主控制柵·選擇柵驅(qū)動器i，向選擇(selected)區(qū)BLKi-j內(nèi)的控制柵線CGL以及選擇柵線SSL、GSL施加與動作方式對應(yīng)的規(guī)定的電位(參照表3以及表4)。具有閂鎖功能的讀出放大器13，閂鎖讀數(shù)據(jù)和編程數(shù)據(jù)。讀數(shù)據(jù)(輸出數(shù)據(jù))，經(jīng)由列選擇電路15以及輸入輸出緩沖器18被輸出到存儲芯片的外部。編程數(shù)據(jù)(輸入數(shù)據(jù))，經(jīng)由輸入輸出緩沖器18以及列選擇電路15被閂鎖在具有閂鎖功能的讀出放大器13中。指令信號，經(jīng)由數(shù)據(jù)輸入輸出緩沖器18以及指令寄存器25被輸入指令譯碼器26。向控制電路17，輸入指令譯碼器26的輸出信號、指令閂鎖啟動信號CLE、芯片啟動信號/CE、寫啟動信號/WE等的信號。信號生成電路(升壓器)27，在控制電路17的控制下，生成賦予控制柵線CGL以及選擇柵線SSL、GSL的電位，并將該電位提供給控制柵、選擇柵驅(qū)動器12c。圖29展示預(yù)譯碼器PDi的一例。在本例中，假設(shè)行數(shù)，即，控制柵線CGL的數(shù)(區(qū)數(shù))為1024(210)條。這種情況下，就可以通過10位的行地址信號a1、a2、…a10，選擇1條控制柵線CGL。行地址信號a1、a2、a3，被輸入NAND電路30-1，行地址信號a4、a5、a6，被輸入NAND電路30-2，行地址信號a7、a8、a9、a10，被輸入NAND電路30-3。NAND電路30-1的輸出信號，經(jīng)由倒相器31-1變?yōu)樾盘朌，NAND電路30-2的輸出信號，經(jīng)由倒相器31-2變?yōu)樾盘朎，NAND電路30-3的輸出信號，經(jīng)由倒相器31-3變?yōu)樾盘朏。在各預(yù)譯碼器PDi中，分別輸入不同的行地址信號a1、a2、…a10。而后，只有屬于所選1行的預(yù)譯碼器數(shù)據(jù)PDi的輸出信號D、E、F全部變?yōu)椤?”。圖30，展示行譯碼器RDi以及主控制柵·選擇柵驅(qū)動器i的構(gòu)成的一例。行譯碼器RDi，由NAND電路32以及倒相器33構(gòu)成。預(yù)譯碼器PDi的輸出信號D、E、F，被輸入NAND電路。主控制柵·選擇柵驅(qū)動器i，由作為升壓器34以及驅(qū)動電路的N溝道MOS晶體管35-1、35-2、35-3構(gòu)成。在屬于選擇(selected)行的主控制柵·選擇柵驅(qū)動器i中，向N溝道MOS晶體管35-1、35-2、35-3的柵施加電源電位VCC或者自舉電位。例如，在數(shù)據(jù)編程時，在屬于選擇(selected)行的驅(qū)動器i中，升壓器34輸出電位VB變?yōu)樽耘e電位Vprog，N溝道MOS晶體管35-1、35-2、35-3變?yōu)閷顟B(tài)。另一方面，在信號發(fā)生電路27中，生成SS(＝VCC)、CG(＝Vprog)、GS(＝0V)。這些電位SS、CG、GS，經(jīng)由N溝道MOS晶體管35-1、35-2、35-3，被傳輸?shù)竭x擇(selected)行內(nèi)的主控制柵線CGLi以及選擇柵線SSLi、GSLi。另外，在數(shù)據(jù)消除時，在屬于選擇(selected)行的驅(qū)動器i中，升壓器34的輸出電位VB變?yōu)殡娫措娢籚CC，N溝道MOS晶體管35-1、35-2、35-3變?yōu)閷顟B(tài)。另一方面，在信號生成電路27中，生成SS(＝VCC)、CG(＝0)、GS(＝VCC)。這些電位SS、CG、GS，經(jīng)由N溝道MOS晶體管35-1、35-2、35-3，被傳輸?shù)竭x擇(selected)行內(nèi)的主控制柵線CGLi以及選擇柵線SSLi、GSLi。進而，關(guān)于選擇柵線SSLi、GSLi，此后，由于變?yōu)楦訝顟B(tài)，所以在將消除電位Vera賦予P阱時，選擇柵線SSLi、GSLi的電位，由于P阱和選擇柵線SSLi、GSLi的容量耦合，上升至Vera+α。另外，在數(shù)據(jù)讀時，在屬于選擇(selected)行的驅(qū)動器i中，升壓器34的輸出電位VB變?yōu)殡娫措娢籚CC或者VCC+α(α是N溝道晶體管的閾值電壓以上的值)，N溝道MOS晶體管35-1、35-2、35-3變?yōu)閷顟B(tài)。另一方面，在信號生成電路27中，生成SS(＝VCC)、CG(＝0V或者VCC)、GS(＝VCC)。這些電位SS、CG、GS，經(jīng)由N溝道MOS晶體管35-1、35-2、35-3，被傳輸?shù)竭x擇(selected)行內(nèi)的主控制柵線CGLi以及選擇柵線SSLi、GSLi。在屬于非選擇(unselectsd)行的主控制柵·選擇柵驅(qū)動器i中，因為在N溝道MOS晶體管35-1、35-2、35-3的柵上施加接地電位，所以N溝道MOS晶體管35-1、35-2、35-3，變?yōu)榻刂範顟B(tài)。因而，非選擇(unselectsd)行內(nèi)的主控制柵線CGLi以及選擇柵線SSLi、GSLi，全部變?yōu)楦訝顟B(tài)。進而，對非選擇(unselectsd)行內(nèi)的選擇柵線SSLi、GSLi，也可以在數(shù)據(jù)讀時施加VSS(0V)。這種情況下，例如，在全部的選擇柵線SSLi、GSLi上分別連接接地用MOS晶體管，通過行選擇的有無，控制該接地用MOS晶體管的導通/截止。圖31展示被配置在1行內(nèi)的多個區(qū)和輔助控制柵驅(qū)動器的一例。在本例中，與圖28的電路區(qū)對應(yīng)地說明在1行內(nèi)配置4個區(qū)BLKi-0、BLKi-1、BLKi-2、BLKi-3的情況。在各區(qū)BLKi-j(j＝0，1，2，3)內(nèi)，分別配置輔助控制柵線CGLi-0、CGLi-1、CGLi-2、CGLi-3。輔助柵線CGLi-j(j＝0，1，，2，3)，分別被連接在被配置于區(qū)BLKi-j內(nèi)的1字節(jié)的整數(shù)倍(例如，16字節(jié))的存儲單元中。輔助控制柵線CGLi-j，分別經(jīng)由作為構(gòu)成輔助柵驅(qū)動器28的驅(qū)動電路的N溝道MOS晶體管36-j，被連接在主控制柵線CGLi上。N溝道MOS晶體管36-j的導通/截止，由輔助譯碼器29控制。輔助譯碼器29，具有選擇1個N溝道MOS晶體管36-j(1個區(qū))的功能。進而，在輔助譯碼器29中，也可以使其具有選擇多個或者全部N溝道MOS晶體管36-j(多個或者全部區(qū))的功能。在數(shù)據(jù)編程時，在選擇(selected)行內(nèi)的選擇(selected)區(qū)BLKi-j中，因為在N溝道MOS晶體管36-j的柵上施加Vprog，所以該N溝道MOS晶體管36-j，變?yōu)閷顟B(tài)，因而，編程用的高電位Vprog，被從主控制柵線CGLi傳送到選擇(selected)區(qū)BLKi-j內(nèi)的輔助控制柵線CGLi-j。另外，在數(shù)據(jù)消除時，在選擇(selected)行內(nèi)的選擇(selected)區(qū)BLKi-j中，因為在N溝道MOS晶體管36-j的柵上施加VCC，所以該N溝道MOS晶體管36-j，變?yōu)閷顟B(tài)。因而，接地電位被從主控制柵線CGLi傳送到選擇(selected)區(qū)BLKi-j內(nèi)的輔助控制柵線CGLi-j。另外，在數(shù)據(jù)讀時，在選擇(selected)行內(nèi)的選擇(selected)區(qū)BLKi-j中，因為在N溝道MOS晶體管36-j的柵上施加VCC，所以該N溝道MOS晶體管36-j，變?yōu)閷顟B(tài)。因而，接地電位或者電源電位VCC被從主控制柵線CGLi傳送到選擇(selected)區(qū)BLKi-j內(nèi)的輔助控制柵線CGLi-j(參照表3以及表4)。另一方面，在選擇(selected)行內(nèi)的非選擇(unselectsd)區(qū)BLKi-j中，因為在N溝道MOS晶體管36-j的柵上施加接地電位，所以該N溝道MOS晶體管36-j，變?yōu)榻刂範顟B(tài)。即，非選擇(unselectsd)區(qū)BLKi-j內(nèi)的輔助控制柵線CGLi-j，變?yōu)楦訝顟B(tài)。在此，在選擇(selected)行中，在主控制柵線CGLi之下配置多個輔助控制柵線CGLi-j。因而，在編程、消除、讀時，當在主控制柵線CGLi上施加規(guī)定電位的情況下，通過容量耦合，非選擇(unselectsd)區(qū)BLKi-j內(nèi)的輔助控制柵線CGLi-j的電位有可能變化。但是，非選擇(unselectsd)區(qū)BLKi-j內(nèi)的輔助控制柵線CGLi-j的電位變化，不會對編程、消除、讀動作產(chǎn)生任何問題。進而，選擇(unselectsd)行內(nèi)的操作柵線SSLi、GSLi，在選擇(selected)行內(nèi)的全部區(qū)BLKi-j中為共同的。因而，在數(shù)據(jù)編程時，在選擇(selected)行內(nèi)的全部區(qū)BLKi-j的選擇柵SSLi、GSLi上，經(jīng)由N溝道MOS晶體管35-1、35-3施加接地電位或者電源電位VCC。在數(shù)據(jù)消除時，在選擇(selected)行內(nèi)的全部區(qū)BLKi-j的選擇柵SSLi、GSLi上，經(jīng)由N溝道MOS晶體管35-1、35-3施加VCC。在數(shù)據(jù)讀時，在選擇(selected)行內(nèi)的全部區(qū)BLKi-j的選擇柵SSLi、GSLi上，經(jīng)由N溝道MOS晶體管35-1、35-3施加電源電位VCC(參照表3以及表4)。圖32，展示適用于圖28至圖31的EEPROM的字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)的第1例。本發(fā)明的字節(jié)單位的數(shù)據(jù)改寫動作，由以下4個主要工序構(gòu)成。①對選擇(selected)區(qū)內(nèi)的存儲單元進行數(shù)據(jù)的讀出，并將其保持在具有閂鎖功能的讀出放大器中。②對被保持在具有閂鎖功能的讀出放大器中的數(shù)據(jù)進行字節(jié)數(shù)據(jù)改寫。③消除選擇(selected)區(qū)內(nèi)的存儲單元的數(shù)據(jù)。④將被保持在具有閂鎖功能的讀出放大器中的數(shù)據(jù)編程在選擇(selected)區(qū)內(nèi)的存儲單元中。本發(fā)明的字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)的特征在于通過與圖27的改寫動作(datachangeoperation)比較可以知道，在進行字節(jié)單位的數(shù)據(jù)改寫動作時，并不讀選擇(selected)行內(nèi)的1頁份的數(shù)據(jù)，而是對選擇(selected)行內(nèi)的選擇(selected)區(qū)BLKi-j的數(shù)據(jù)(字節(jié)的整數(shù)倍數(shù)據(jù))進行讀動作。即，因為可以對選擇(selected)行內(nèi)的非選擇(unselectsd)區(qū)的存儲單元的數(shù)據(jù)不進行讀動作，所以對不進行數(shù)據(jù)的變更的存儲單元可以消除讀動作、消除動作以及編程動作。因而，本發(fā)明的改寫動作(datachangeoperation)，與圖27的改寫動作比較，可以減少讀、消除、編程的次數(shù)，可以提高實際的改寫特性(Program/Eraseendurancecharacteristics)，即，數(shù)據(jù)改寫次數(shù)(numberofdatachangeoperation)。這樣，如果采用本發(fā)明，則可以用和快閃EEPROM相同的工序進行制造，并且，雖然適用同一改寫方法(datachangemethod)，但也可以進行不使改寫特性(Program/Eraseendurancecharacteristics)劣化的以字節(jié)單位進行的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)。圖33，展示適用于圖28至圖31的EEPROM的字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)的第2例。本發(fā)明的字節(jié)單位的數(shù)據(jù)改寫動作，由以下的4個主要工序構(gòu)成。①對選擇(selected)區(qū)內(nèi)的1頁份的存儲單元進行數(shù)據(jù)的讀出，并將其保持在具有閂鎖功能的讀出放大器中。②對被保持在具有閂鎖功能的讀出放大器中的數(shù)據(jù)進行字節(jié)數(shù)據(jù)的改寫。③消除選擇(selected)區(qū)內(nèi)的存儲單元的數(shù)據(jù)。④將被保持在具有閂鎖功能的讀出放大器中的數(shù)據(jù)編程在選擇(selected)區(qū)內(nèi)的存儲單元中。本發(fā)明的字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)，如果和圖32的數(shù)據(jù)改寫動作(datachangeoperation)比較，具有對1頁份的存儲單元進行讀的特點。即，在本發(fā)明中，雖然讀1頁份的存儲單元的數(shù)據(jù)，但消除以及編程只對選擇(selected)行內(nèi)的選擇(selected)區(qū)進行。因此，可以去除對于選擇(selected)行內(nèi)的非選擇(unselectsd)區(qū)的存儲單元的數(shù)據(jù)不需要的消除、編程動作。這種情況下，在讀動作中，通過由輔助譯碼器多重選擇選擇(selected)行內(nèi)的全部區(qū)BLKi-j，就可以選擇選擇(selected)行內(nèi)的全部區(qū)BLKi-j。本發(fā)明的改寫動作，與圖27的改寫動作相比，可以減少頁消除、編程的次數(shù)，可以提高實際的改寫特性(Program/Eraseendurancecharacteristics)，即，數(shù)據(jù)改寫次數(shù)(numberofdatachangeoperation)。這樣，如果采用本發(fā)明，則可以用和快閃EEPROM相同的工序進行制造，并且，雖然適用同一改寫方法(datachangemethod)，但也可以進行不使改寫特性(Program/Eraseendurancecharacteristics)劣化的以字節(jié)單位進行的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)。圖34，展示在存儲單元陣列區(qū)域中的阱的布局的一例。在快閃EEPROM中，通常，全部的存儲單元組(存儲單元以及選擇晶體管)被形成在1個阱(例如，雙阱，即，被形成在p型基板上的n型阱中的p型阱)內(nèi)。但是，在本發(fā)明中，在存儲單元組之間配置有輔助控制柵驅(qū)動器。輔助控制柵驅(qū)動器，具有將高電位傳遞到輔助控制柵的作用，如果將其和存儲單元形成在同一阱上，則由于背柵效果或者閾值上升，或者因阱的電位而使動作變得不穩(wěn)定。因此，在本發(fā)明中，在列方向的區(qū)BLKi-j上設(shè)置共同的阱，行方向的區(qū)BLKi-i，被分別配置在不同的阱內(nèi)。這種情況下，輔助控制柵驅(qū)動器，由于被形成在阱的外部，即，被形成在p型基板上，因此可以避免上述的問題。進而，由于對在編程時以及消除時賦予阱的電位上進行改進，因此還可以將全部的存儲單元組和輔助控制柵驅(qū)動器配置在1個阱內(nèi)。但是，這種情況下，不能避免由于背柵效果引起的閾值電壓的上升。圖35，展示被配置在1行內(nèi)的多個區(qū)和輔助柵驅(qū)動器的構(gòu)成的另一例。本例，是圖31的電路的變形例的特征在N溝道MOS晶體管36-0、36-1、36-2、36-3的連接關(guān)系上。在各區(qū)BLKi-j(j＝0，1，2，3)內(nèi)，分別配置輔助控制柵線CGLi-0、CGLi-1、CGLi-2、CGLi-3。輔助控制柵線CGLi-j(j＝0、1、2、3)，被分別連接在被配置區(qū)BLKi-j內(nèi)的1字節(jié)的整數(shù)倍(例如，16字節(jié))的存儲單元。輔助控制柵線CGLi-j，經(jīng)由分別作為構(gòu)成輔助控制柵驅(qū)動器28的驅(qū)動電路的N溝道MOS晶體管36-j，連接在輔助譯碼器29上。N溝道MOS晶體管36-j的導通/截止，由主控制柵線CGLi的電位確定。在選擇(selected)行中，因為在主控制柵線CGLi上施加升壓電位Vprog或者電源電位VCC，所以選擇(selected)行的全部N溝道MOS晶體管36-0、36-1、36-2、36-3，變?yōu)闇系罓顟B(tài)。數(shù)據(jù)編程時，向選擇(selected)區(qū)BLKi-j的輔助控制柵線CGLi-j，從輔助譯碼器29提供編程用的高電位Vprog。向非選擇(unselectsd)區(qū)BLKi-j的輔助控制柵線CGLi-j，從輔助譯碼器29提供接地電位。另外，在數(shù)據(jù)消除時，向選擇(selected)區(qū)BLKi-j的輔助控制柵線CGLi-j，從輔助譯碼器29提供接地電位。向非選擇(unselectsd)區(qū)BLKi-j的輔助控制柵線CGLi-j，從輔助譯碼器29提供VCC。另外，在數(shù)據(jù)讀時，向選擇(selected)區(qū)BLKi-j的輔助控制柵線CGLi-j，從輔助譯碼器29提供讀電位(接地電位或者電源電位VCC)。向非選擇(unselectsd)區(qū)BLKi-j的輔助控制柵線CGLi-j，從輔助譯碼器29提供接地電位(參照表3以及表4)。另一方面，在非選擇(unselectsd)行內(nèi)的區(qū)BLKi-j中，因為在N溝道MOS晶體管36-j的柵上施加接地電位，所以該N溝道MOS晶體管36-j，變?yōu)榻刂範顟B(tài)。另外，在數(shù)據(jù)編程時，向選擇(selected)行內(nèi)的全部的區(qū)BLKi-j的選擇柵線SSLi、GSLi，經(jīng)由N溝道MOS晶體管35-1、35-3施加接地電位或者電源電位VCC。在數(shù)據(jù)消除時，向選擇(selected)行內(nèi)的全部的區(qū)BLKi-j的選擇柵線SSLi、GSLi，經(jīng)由N溝道MOS晶體管35-1、35-3施加VCC。在數(shù)據(jù)讀時，向選擇(selected)行內(nèi)的全部的區(qū)BLKi-j的選擇柵線SSLi、GSLi，經(jīng)由N溝道MOS晶體管35-1、35-3施加電源電位VCC(參照表3以及表4)。即使在這種構(gòu)成中，也可以以區(qū)單位進行讀、消除或者編程動作，因而，當然可以適用圖32以及圖33的字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)。因而，可以去除對不進行數(shù)據(jù)的變更的存儲單元不需要的讀、消除、編程動作，可以提高實際的改寫特性(program/eraseendurancecharacteristics)，即，頁改寫次數(shù)(numberofpagedatachangeoperation)。圖36展示圖28的字節(jié)型EEPROM的改進例。圖37，只取圖36的存儲單元陣列11內(nèi)相互鄰接的2行展示。在圖28的例子中，將預(yù)譯碼器12a、行譯碼器12b以及主控制柵·選擇柵驅(qū)動器12c，集中配置在存儲單元陣列11的行方向的一端。與此相反，在本發(fā)明中，將預(yù)譯碼器12a、行譯碼器12b以及主控制柵·選擇柵驅(qū)動器12c，配置在存儲單元陣列11的行方向的一端以及另一端。例如，將選擇偶數(shù)行的預(yù)譯碼器PD0、PD2、…以及行譯碼器RD0、RD2、…配置在存儲單元陣列11的行方向的一端，將選擇奇數(shù)行的預(yù)譯碼器PD1、PD3、…以及行譯碼器RD1、RD3、…配置在存儲單元陣列11的行方向的另一端。另外，將向偶數(shù)行提供規(guī)定電位的主控制柵·選擇柵驅(qū)動器0、2…，配置在存儲單元陣列11的行方向的一端，將向奇數(shù)行提供規(guī)定電位的主控制柵·選擇柵驅(qū)動器1、3…，配置在存儲單元陣列11的行方向的另一端。由此，在電路設(shè)計時，容易確定預(yù)譯碼器12a、行譯碼器12b以及主控制柵·選擇柵驅(qū)動器12c的布局。即，主控制柵·選擇柵驅(qū)動器12c，例如，因為生成編程用的高電位，并將其傳遞到主控制柵線CGLi，所以電路尺寸往往增大。因而，如果將預(yù)譯碼器12a、行譯碼器12b以及主控制柵·選擇柵驅(qū)動器12c只集中配置在存儲單元陣列11的行方向的一端，則確定這些電路芯片上的布局非常困難。如上所述，如果將預(yù)譯碼器12a、行譯碼器12b以及主控制柵·選擇柵驅(qū)動器12c配置在存儲單元陣列11的行方向的一端以及另一端，就可以有效地活用芯片上的空間，可以將各電路區(qū)輕松地收納在芯片上。進而，如同一圖所示，驅(qū)動同一區(qū)BLKi-j內(nèi)的控制柵線CGLi的驅(qū)動電路和驅(qū)動選擇柵線SSLi、GSLi的驅(qū)動電路，共同作為驅(qū)動器j，集中配置在存儲單元陣列11的一端和另一端。由此，賦予選擇(selected)區(qū)BLKi-j內(nèi)的存儲單元的信號和賦予選擇晶體管的信號的時間沒有偏差，在編程時，因為可以防止讀時的誤動作，所以可靠性提高。進而，在本例子中，希望將2條選擇柵線SSLi、GSLi以及1條控制柵線CGL作為1組同時驅(qū)動。另外，因為高耐壓晶體管(驅(qū)動器)的面積增大，所以如果將選擇柵線SSLi、GSLi和控制柵線CGL作為1組配置，則芯片的圖案均勻。因而，可以防止由于圖案不均勻時產(chǎn)生的負載效果引起的字線細。圖38以及圖39，展示讀出放大器的改進例。圖38，展示使用差動式讀出放大器時的例子。這種情況下，可以將1位數(shù)據(jù)作為輔助數(shù)據(jù)存儲在2個存儲單元組中。另外，數(shù)據(jù)讀，因為通過檢測從2個存儲單元組輸出的信號量(電位)的微小的差并放大該差進行，所以可以高速讀。另外，對于2個存儲單元組，因為在一對存儲單元組中存儲1位數(shù)據(jù)，所以，假設(shè)，即使由于數(shù)據(jù)改寫動作的反復一方的存儲單元組的改寫特性惡化，如果另一方的存儲單元組的改寫特性良好，也不會減低可靠性。圖39，是在多條(例如，2條)位線上共同連接1個讀出放大器的情況的例子。這種情況下，例如，在區(qū)BLKi-j中的字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)，分2次進行。即，第1次改寫動作，針對被連接在偶數(shù)位線上的存儲單元組進行，第2次改寫動作，針對被連接在奇數(shù)位線上的存儲單元組進行。當使用本例的讀出放大器的情況下，在一方的位線上讀數(shù)據(jù)時，將另一方的位線設(shè)定(屏蔽位線讀方法)為固定電位(例如，接地電位)。因此，可以避免在讀時的非選擇單元中的編程錯誤等的問題。另外，本例的EEPROM，可以適用于在1個存儲單元組中存儲多值數(shù)據(jù)(multi-leveldata)的情況。圖40展示圖28的字節(jié)型EEPROM的改進例。在圖28的例子中，由在行方向以及列方向上配置成矩陣形的多個區(qū)BLKi-j(i＝0，1，…n；j＝0，1，2，3)構(gòu)成存儲單元陣列。在本發(fā)明中，以此為前提，進一步減少在芯片上占據(jù)大面積的主控制柵驅(qū)動器(包含升壓器)的數(shù)，容易形成芯片上的電路區(qū)的布局。在本例中，設(shè)在列方向的區(qū)數(shù)為n個(例如，1024)個，在行方向的區(qū)數(shù)為4個。這種情況下，例如，1個區(qū)，由16位字節(jié)的存儲單元構(gòu)成，1頁，由64字節(jié)的存儲單元構(gòu)成。主控制柵驅(qū)動器37，與多行，在本例中，是2行，即，相互鄰接的2條主控制柵線CGL(2頁)對應(yīng)地設(shè)置?？傊?，在本發(fā)明中，由1個主控制柵驅(qū)動器37，驅(qū)動2條主控制柵線CGL。各主控制柵驅(qū)動器，包含升壓器。輔助控制柵驅(qū)動器28，被對應(yīng)各區(qū)BLKi-j設(shè)置。選擇柵驅(qū)動器38，被對應(yīng)1行，即，1條控制柵線CGL(1頁)設(shè)置。預(yù)譯碼器12a以及行譯碼器12b，也被對應(yīng)1條控制柵線CGL設(shè)置。行地址信號，經(jīng)由地址寄存器19被輸入預(yù)譯碼器12a以及輔助譯碼器29。而后，由預(yù)譯碼器12a以及行譯碼器12b，選擇1行內(nèi)的4個區(qū)BLKi-j。另外，由輔助譯碼器29，選擇所選4個區(qū)BLKi-j中的1個。進而，輔助譯碼器29，也可以具有選擇所選1行內(nèi)的多個區(qū)或者所選1行內(nèi)的全部區(qū)(在本例中，是4個區(qū))那樣的功能。在本發(fā)明中，和圖28的例子相同，可以以區(qū)單位進行數(shù)據(jù)的讀、消除以及編程。因而，在字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)中，不需要將1頁分的數(shù)據(jù)讀出到具有閂鎖功能的讀出放大器，可以提高實際的改寫特性(program/eraseendurancecharacteristics)，即，頁改寫次數(shù)(numberofpagedatachangeoperation)。另外，在本發(fā)明中，例如，當選擇(selected)區(qū)是BLKi-j時，主控制柵驅(qū)動器37，對選擇(selected)區(qū)BLKi-j所屬的行和與之相鄰的行的2條主控制柵線CGLi、CGLi+1，賦予相應(yīng)于動作方式的規(guī)定的電位?？傊?，因為在2條主控制柵線CGLi、CGLi+1上設(shè)置了1個主控制柵驅(qū)動器37，所以可以減少主控制柵驅(qū)動器37的數(shù)量，可以使布局容易，謀求減輕電路設(shè)計時的負擔。選擇柵驅(qū)動器38，對選擇(selected)區(qū)BLKi-j所屬的行的選擇柵線SSL、GSL，賦予相應(yīng)于動作方式的規(guī)定的電位。具有閂鎖功能的讀出放大器13，閂鎖讀數(shù)據(jù)和編程數(shù)據(jù)。讀數(shù)據(jù)(輸出數(shù)據(jù))，經(jīng)由列選擇電路15以及輸入輸出緩沖器18輸出到存儲芯片的外部。編程數(shù)據(jù)(輸入數(shù)據(jù))，經(jīng)由輸入輸出緩沖器18以及列選擇電路15被閂鎖在具有閂鎖功能的讀出放大器13中。指令信號，經(jīng)由數(shù)據(jù)輸入輸出緩沖器18以及指令寄存器25被輸入指令譯碼器26。向控制電路17中，輸入指令譯碼器26的輸出信號、指令閂鎖啟動信號CLE、芯片啟動信號/CE、寫啟動信號/WE等的信號。信號生成電路(升壓器)27，在控制電路17的控制下，生成賦予控制柵線CGL以及選擇柵線SSL、GSL的電位，并將該電位提供給主控制柵驅(qū)動器37以及選擇柵驅(qū)動器38。圖41，展示預(yù)譯碼器PDi的構(gòu)成的一例。在本例中，假設(shè)行數(shù)，即，控制柵線CGL的數(shù)(區(qū)數(shù))為1024(210)條。這種情況下，可以通過10位行地址信號a1、a2、…a10，選擇1行。行地址信號a2、a3、a4，被輸入NAND電路30-1，行地址信號a5、a6、a7，被輸入NAND電路30-2，行地址信號a8、a9、a10，被輸入NAND電路30-3。NAND電路30-1的輸出信號，經(jīng)由倒相器31-1變?yōu)樾盘朌，NAND電路30-2的輸出信號，經(jīng)由倒相器31-2變?yōu)樾盘朎，NAND電路30-3的輸出信號，經(jīng)由倒相器31-3變?yōu)樾盘朏。在各預(yù)譯碼器PDi中，分別輸入不同的行地址信號a1、a2、…a10。而后，只有屬于所選1行的預(yù)譯碼器PDi的輸出信號a1、D、E、F全部變?yōu)椤?”。圖42，展示行譯碼器RDi、主控制柵驅(qū)動器37以及選擇柵驅(qū)動器38的一例。行譯碼器RDi，由NAND電路32以及倒相器構(gòu)成。預(yù)譯碼器PDi的輸出信號D、E、F，被輸入NAND電路。選擇柵驅(qū)動器38，由作為驅(qū)動電路的N溝道MOS晶體管35-1、35-3構(gòu)成。在所選行中，因為行譯碼器RDi的輸出信號變?yōu)閂CC，所以N溝道MOS晶體管35-1、35-3變?yōu)閷顟B(tài)。因而，在信號生成電路27中生成的信號SS、GS被提供給選擇柵線SSLi、GSLi。主控制柵驅(qū)動器37，由作為譯碼器電路39、升壓器34以及驅(qū)動器電路的N溝道MOS晶體管35-2構(gòu)成。在被共用設(shè)置于所選行和與之相鄰的行上的主控制柵驅(qū)動器37中，譯碼器電路39的輸出信號變?yōu)閂CC。另外，與動作方式對應(yīng)，升壓器變?yōu)閯幼鳡顟B(tài)或者非動作狀態(tài)，在N溝道MOS晶體管35-2的柵上施加電源電位VCC或者被提升后的高電位。例如，在數(shù)據(jù)編程時，在被共用設(shè)置在被選擇的行和與之相鄰的行上的主控制柵驅(qū)動器37中，升壓器34的輸出電位VB變?yōu)樯龎弘娢籚prog，N溝道MOS晶體管35-2變?yōu)閷顟B(tài)。另一方面，在信號生成電路27中生成的CG(＝Vprog)經(jīng)由N溝道MOS晶體管35-2，被傳送到選擇(selected)行和與之相鄰行的主控制柵線CGLi、CGLi+1。另外，在數(shù)據(jù)消除時，在被共用設(shè)置在所選行和與之相鄰的行上的主控制柵驅(qū)動器37中，升壓器34的輸出電位VB變?yōu)殡娫措娢籚CC，N溝道MOS晶體管35-2變?yōu)閷顟B(tài)。另一方面，在信號生成電路27中生成的CG(＝0V)經(jīng)由N溝道MOS晶體管35-2，被輸送到選擇(selected)行和與之相鄰行的主控制柵線CGLi、CGLi+1。另外，在數(shù)據(jù)編程時時，在被共用設(shè)置在所選行和與之相鄰的行上的主控制柵驅(qū)動器37中，升壓器34的輸出電位VB變?yōu)殡娫措娢籚CC，N溝道MOS晶體管35-2變?yōu)閷顟B(tài)。另一方面，在信號生成電路27中生成的CG(＝0V或者VCC)經(jīng)由N溝道MOS晶體管35-2，被輸送到選擇(selected)行和與之相鄰行的主控制柵線CGLi、CGLi+1。進而，在被共用設(shè)置在相互相鄰的2個非選擇(unselected)行上的主控制柵驅(qū)動器37中，升壓器34的輸出信號VB變?yōu)榻拥仉娢唬摻拥仉娢槐皇┘釉贜溝道MOS晶體管35-2的柵上。因而，N溝道MOS晶體管35-2，變?yōu)榻刂範顟B(tài)。圖34，展示被配置在相互相鄰的2行內(nèi)的多個區(qū)和輔助控制柵驅(qū)動器的一例。在本例中，與圖40的電路區(qū)對應(yīng)地說明有關(guān)被配置在1行內(nèi)的4個區(qū)的情況。在各區(qū)BLKi-j、BLK(i+1)-j內(nèi)，分別配置輔助控制柵線CGLi-j、CGL(i+1)-j(j＝0，1，2，3)。輔助柵線CGLi-j，被連接在發(fā)表被配置于區(qū)BLKi-j內(nèi)的1字節(jié)的整數(shù)倍(例如，16字節(jié))的存儲單元上，輔助控制柵線CGL(i+1)-j，被連接在分別被配置于區(qū)BLK(i+1)-j內(nèi)的1字節(jié)的整數(shù)倍(例如，16字節(jié))的存儲單元。輔助控制柵線CGLi-j，經(jīng)由作為分別構(gòu)成輔助控制柵驅(qū)動器28的驅(qū)動電路的N溝道MOS晶體管36-j，被連接在主控制柵線CGLi。輔助柵線CGL(i+1)-j，經(jīng)由作為分別構(gòu)成輔助控制柵驅(qū)動器28的驅(qū)動電路的N溝道MOS晶體管40-j，連接在主控制柵線CGLi+1。N溝道MOS晶體管36-j、40-j的導通/截止，由輔助譯碼器29控制。輔助譯碼器29，具有選擇1個N溝道MOS晶體管36-j(1個區(qū))的功能。例如，在選擇區(qū)BLKi-j的情況下，將N溝道MOS晶體管36-j設(shè)置位導通狀態(tài)。這時，電氣連接主控制柵線CGLi和輔助控制柵線CGLi-1。進而，也可以在輔助譯碼器29中，具有選擇1行內(nèi)的多個或者全部N溝道MOS晶體管的功能。在本發(fā)明的EEPROM中，也由在行方向或者列方向上配置成矩陣形的多個區(qū)構(gòu)成存儲單元陣列，并可以以區(qū)單位進行數(shù)據(jù)的讀、消除、編程。因此，即使在本發(fā)明中，也可以適用圖32以及圖33的字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)?？傊?，在進行字節(jié)單位的數(shù)據(jù)改寫動作時，不讀選擇(selected)行內(nèi)的1頁份的數(shù)據(jù)，而可以只讀選擇(selected)行內(nèi)的選擇(selected)區(qū)的數(shù)據(jù)(1字節(jié)的整數(shù)倍的數(shù)據(jù))。因而，可以除去對于不進行數(shù)據(jù)的變更的存儲單元的不需要的讀、消除、編程動作，并可以提高實際的改寫特性(program/eraseendurancecharacteristics)，即，頁改寫次數(shù)(numberofpagedatachangeoperation)。另外，在本發(fā)明中，將1個主控制柵驅(qū)動器(包含升壓器)共同用于相互相鄰的多(例如，2個)行。因而，可以使具有大尺寸的主控制柵驅(qū)動器的列方向的寬度比1行的寬度還寬，在電路設(shè)計時，容易進行主控制柵驅(qū)動器的設(shè)計。另外，在編程時，在選擇(selected)行的主控制柵線上施加高電位Vprog，因為在選擇柵線上施加電源電位VCC，所以只將必須輸出高電位的主控制柵驅(qū)動器共用地配置在多行上，關(guān)于選擇柵驅(qū)動器，被配置在每1行上。這種情況下，例如，在編程時，在2條主控制柵線上施加高電位Vprog，但該高電位Vprog，因為只被傳遞到由輔助譯碼器選擇的選擇(selected)區(qū)內(nèi)的輔助柵線上，所以在動作上完全沒有的問題。圖44，展示輔助譯碼器的配置例。在本發(fā)明中，將存儲單元陣列11的1頁份的存儲單元分為多個，在行方向上設(shè)置多個區(qū)BLKi-j。另外，在行方向的區(qū)BLKi-j之間，配置輔助控制柵驅(qū)動器28。另外，讀出放大器13，被設(shè)置成與配置在行方向上的區(qū)BLKi-j對應(yīng)。因而，是在讀出放大器13之間與輔助控制柵驅(qū)動器28對應(yīng)的位置上，形成空間。在本例中，在該空間上配置輔助譯碼器29。如本例所示，在將輔助譯碼器29與輔助控制柵驅(qū)動器28對應(yīng)地配置在多個位置上的情況下，與將輔助譯碼器29集中在1個位置上配置的情況相比，可以有效地使用芯片上的空間，可以在縮小芯片尺寸等上起作用。圖45至圖47，展示可以適用本發(fā)明的EEPROM的例子。在圖45的例子中，在存儲單元陣列的列方向的兩端，分別配置具有閂鎖功能的讀出放大器13A、13B，列選擇電路15A、15B以及數(shù)據(jù)輸入輸出緩沖器18A、18。在本例中，由3晶體管單元(3-trcell)部分(參照圖26)11-0和NAND單元部分11-1構(gòu)成存儲單元陣列。當然，存儲單元陣列，也可以只由3晶體管(3-trcell)部分構(gòu)成。如果采用本發(fā)明，由于在存儲單元陣列的列方向的兩端，配置用于讀出放大器等的讀動作和編程動作的電路，所以這些電路設(shè)計變得容易，可以減輕電路設(shè)計時的負擔。在圖46的例子中，由3晶體管單元(3-trcell)部分11-0和NAND單元部分11-1構(gòu)成存儲單元陣列，將3晶體管單元(3-trcell)部分11-0配置在讀出放大器13一側(cè)，將3晶體管單元(3-trcell)部分11-0的存儲單元作為超高速緩沖存儲器使用。如果采用本例，因為將NAND部分11-1的數(shù)據(jù)以區(qū)單位暫時保存在3晶體管單元(3-trcell)部分(超高速緩沖存儲器)，所以數(shù)據(jù)的高速讀成為可能。在圖47的例子中，在1個芯片41內(nèi)配置多個存儲電路42a、42b。各存儲電路42a、42b，相互獨立，可以進行讀動作、編程動作以及消除動作。因而，例如，在存儲電路42a正在進行讀動作時，在存儲電路42b中，也可以進行編程動作。可以在存儲電路42a、42b的至少一方中，使用本發(fā)明的EEPROM。如果采用本例，因為可以同時進行2個不同的動作，所以可以高效率地進行數(shù)據(jù)處理?？墒?，在前面說明過的發(fā)明中，將由具有疊柵構(gòu)造的1個存儲單元和在其兩端各連接1個的二個選擇晶體管構(gòu)成的單元組為主要構(gòu)成元件。如果采用這種單元組，可以得到包括字節(jié)(或者頁)單位的數(shù)據(jù)改寫的多個特征這一點如上所述。但是，當由3個晶體管(存儲單元只有1個)構(gòu)成單元組的情況下，因為每個存儲單元的單元尺寸變得比通常的NAND型快閃EEPROM還大，所以對由存儲單元的高集成化產(chǎn)生的存儲容量的增大不一定有利。因此，在以下的本發(fā)明中，說明在維持以字節(jié)(或者頁)單位變更數(shù)據(jù)的功能的同時，可以縮小每一存儲單元的單元尺寸的新的單元組構(gòu)造或者數(shù)據(jù)編程方法。首先，研討以往的NAND型快閃EEPROM。以往的NAND型快閃EEPROM，例如，因為在一個存儲單元組內(nèi)配置16個被串聯(lián)連接的存儲單元，所以具有最適宜縮小每個存儲單元的單元尺寸的構(gòu)造。但是，如果設(shè)置成這種構(gòu)造，在可以得到單元尺寸減小這一特征的同時，失去了字節(jié)(或者頁)單位的數(shù)據(jù)改寫這一特征。因此，敘述在以往的NAND型快閃型EEPROM中，為什么不能進行字節(jié)(或者頁)單位的數(shù)據(jù)改寫。要理解在NAND型快閃EEPROM中不能以字節(jié)(或者頁)單位變更數(shù)據(jù)的理由，首先，需要理解NAND型快閃EEPROM的數(shù)據(jù)改寫動作(datachangeoperation)。NADA型快閃EEPROM的數(shù)據(jù)改寫動作(datachangeoperation)，是以區(qū)單位進行的。首先，對于選擇(selected)區(qū)內(nèi)的NAND單元組的全部存儲單元，進行數(shù)據(jù)的一并消除(從浮動柵引出電子，使閾值下降的動作)。此后，例如，從選擇(selected)區(qū)內(nèi)的NAND單元組的源側(cè)的存儲單元向漏極側(cè)的存儲單元，順序以頁單位進行數(shù)據(jù)編程。參照圖48以及圖49說明具體的數(shù)據(jù)編程動作。在本例中，設(shè)對被連接在控制柵線CGL1上的存儲單元進行數(shù)據(jù)編程。首先，對源側(cè)(源線側(cè))的選擇柵線GSL賦予0V，將源側(cè)的選擇晶體管設(shè)置為截止狀態(tài)。另外，對漏極側(cè)(位線側(cè))的選擇柵線SSL賦予電源電位VCC，使漏極側(cè)的選擇晶體管處于導通狀態(tài)。另外，將連接進行“0”編程(向浮動柵注入電子，進行提升閾值的動作)的存儲單元M1的位線的電位設(shè)置為0V，將連接進行“1”編程(維持消除狀態(tài)的動作)的存儲單元M2的位線的電位設(shè)置為VCC。這時，包含進行“0”編程的存儲單元M1的NANA單元組內(nèi)的全部存儲單元的溝道的電位變?yōu)?V，包含進行“1”編程的存儲單元M2的NANA單元組內(nèi)的全部存儲單元的溝道的電位被預(yù)充電至VCC-Vth(Vth是選擇晶體管的閾值電壓)。此后，包含進行“1”編程的存儲單元M2的NANA單元組內(nèi)的漏級側(cè)(位線側(cè))的選擇晶體管，變?yōu)榻刂範顟B(tài)。此后，控制柵線(選擇)CGL1的電位，從0V上升到電源電位VCC(例如，3.3V)，從電源電位VCC上升到編程電位Vprog(例如，18V)。另外，控制柵線(非選擇)CGL0、CGL2、…CGL15的電位，從0V上升到電源電位VCC，從電源電位VCC上升到Vpass(VCC＜Vpass(例如，9V)＜Vprog)。這時，在進行“0”編程的存儲單元M1中，因為溝道電位變?yōu)?V，所以在浮動柵和溝道之間的隧道絕緣膜上施加高電位，電子從溝道移動到浮動柵。另一方面，在進行“1”編程的存儲單元M2中，因為溝道電位變?yōu)楦?，所以通過容量耦合，溝道的電位上升到Vch。因而，在進行“1”編程的存儲單元M1中，在浮動柵和溝道之間的隧道絕緣膜上不施加高電位，而維持消除狀態(tài)。這里，研討有關(guān)賦予選擇(selected)區(qū)內(nèi)的非選擇控制柵線CGL0、CGL2、…CGL15的Vpass。對存儲單元M2的“1”編程，在數(shù)據(jù)編程時，通過抑制對存儲單元M2的浮動柵的電子注入，存儲單元M1維持消除狀態(tài)實現(xiàn)。存儲單元M2為了維持在消除狀態(tài)，在數(shù)據(jù)編程時，通過容量耦合設(shè)置充分高的包含存儲單元M2的NAND單元組內(nèi)的各存儲單元的溝道電位，就可以緩和被施加在存儲單元M2的浮動柵和溝道之間的隧道絕緣膜上的電壓?？墒?，包含存儲單元M2的NAND單元組內(nèi)的各存儲單元的溝道電位，依賴于賦予非選擇柵線CGL0、CGL2、…CGL15的Vpass。因而，Vpass越高，包含存儲單元M2的NAND單元組內(nèi)的各存儲單元的溝道電位就越高，可以防止對存儲單元M2的編程錯誤。但是，如果設(shè)置高的Vpass，則對于包含進行“0”編程的存儲單元M1的NAND單元組內(nèi)的非選擇(unselected)存儲單元M3容易產(chǎn)生編程錯誤。即，包含存儲單元M1的NAND單元組內(nèi)的各存儲單元的溝道電位，被維持在0V。因此，如果Vpass接近編程電位Vprog，則即使對于非選擇(unselected)存儲單元M3，也進行“0”編程。因而，對于包含存儲單元M1的NAND單元組內(nèi)的非選擇(unselected)存儲單元為了防止編程錯誤，需要盡可能降低Vpass。這樣，賦予選擇(selected)區(qū)內(nèi)的非選擇控制柵線CGL0、CGL2、…CGl15的Vpass，過高或者過低都不行，被設(shè)定的最佳值為，對進行“1”編程的選擇(selected)存儲單元M2和非選擇(unselected)存儲單元M3不進行“0”編程，例如，為VCC＜Vpass(例如，9V)＜Vprog。以上，詳細說明了NAND型快閃EEPROM的數(shù)據(jù)改寫動作(datdchangeoperation)。因而，以下說明為什么不能以字節(jié)(或者頁)單位進行NAND型快閃EEPROM的數(shù)據(jù)改寫動作。假設(shè)，在NAND型快閃EEPROM中，以字節(jié)(或者頁)單位進行數(shù)據(jù)改寫動作。這種情況下，還可以考慮多次反復選擇同一控制柵線，例如，控制柵線CGL1，只對被連接在該控制柵線CGL1上的存儲單元，多次重復進行數(shù)據(jù)改寫。在這種狀態(tài)下，反復進行消除被連接控制柵線CGL1上的存儲單元的數(shù)據(jù)的動作，和對被連接在控制柵線CGL1上的存儲單元進行數(shù)據(jù)編程的動作。但是，這時，在選擇(selected)區(qū)內(nèi)的非選擇(unselected)存儲單元的控制柵上，在數(shù)據(jù)編程時多次重復施加Vpass。因而，在NAND型快閃EEPROM中，如果多次反復進行字節(jié)單位的數(shù)據(jù)改寫，則選擇(selected)區(qū)內(nèi)的非選擇(unselected)存儲單元的閾值由于Vpass而逐漸上升(在浮動柵中徐徐注入電子)，有可能發(fā)生編程錯誤。為了消除該可能性，需要降低Vpass或者變更為區(qū)單位的數(shù)據(jù)改寫動作。但是，Vpass，如上所述，被設(shè)定為這樣的最適宜值，即，在1次數(shù)據(jù)編程動作中，對進行“1”編程的選擇(selected)存儲單元，和與進行“0”編程的存儲單元相同的單元內(nèi)的非選擇(unselected)存儲單元，不進行“0”編程(編程錯誤)，將其進一步降低在實際上是不可能的。因而，其結(jié)果，在NAND型快閃EEPROM中，不可能進行字節(jié)(或者頁)單位的數(shù)據(jù)改寫動作，而進行區(qū)單位的數(shù)據(jù)改寫動作。以下，說明如NAND型快閃EEPROM那樣，在可以使每個存儲單元的單元尺寸減小的同時，對于字節(jié)(或者頁)單位的數(shù)據(jù)改寫動作(datdchangeoperation)，可以通過降低Vpass實現(xiàn)的新的單元組構(gòu)造或者數(shù)據(jù)編程方法。圖50，展示本發(fā)明的字節(jié)型EEPROM的存儲單元。圖51，展示圖50的存儲單元的等價電路。存儲單元MC1、MC2，具有控制柵和浮動柵，和快閃EEPROM的存儲單元的結(jié)構(gòu)相同。存儲單元MC1、MC2，被相互串聯(lián)連接，在其兩端，分別連接1個選擇晶體管ST1、ST2。選擇晶體管ST1，經(jīng)由位線節(jié)點部分BC被連接在位線上，選擇晶體管ST2，被連接在源線SL上。由存儲單元MC1、MC2以及選擇晶體管ST1、ST2構(gòu)成1個存儲單元組，存儲單元陣列，通過將多個存儲單元組配置成矩陣形實現(xiàn)。本發(fā)明的存儲單元組，可以考慮在NAND型快閃EEPROM中將1個NAND單元內(nèi)的存儲單元設(shè)置為2個的結(jié)構(gòu)(2NAND單元)。但是，在本發(fā)明中，存儲單元組內(nèi)的存儲單元數(shù)，不只限于2個，例如，只要滿足后述的條件，可以設(shè)定為多個(3個、4個、5個等)。根據(jù)情況，也可以將存儲單元組內(nèi)的存儲單元數(shù)和以往的NAND型快閃EEPROM一樣設(shè)置為16個。以下說明本發(fā)明的字節(jié)型EEPROM的構(gòu)造方面的優(yōu)點。本發(fā)明的字節(jié)型EEPROM的存儲單元部分的構(gòu)造，和NAND型快閃EEPROM的存儲單元部分的構(gòu)造相同。但是，通常，本發(fā)明的字節(jié)的EEPROM的單元組內(nèi)的存儲單元的數(shù)，比NAND型快閃EEPROM的單元組內(nèi)的存儲單元數(shù)(例如，16個)還少。因而，在本發(fā)明的字節(jié)型EEPROM中，因為可以直接采用NAND型快閃EEPROM的工序，所以雖然可以進行字節(jié)單位的消除(有關(guān)內(nèi)容后述)，但也可以增大存儲容量，并且還可以降低生產(chǎn)成本。例如，在本發(fā)明中，研討將單元組內(nèi)的存儲單元的數(shù)設(shè)置為2個的情況。在本發(fā)明中，當設(shè)計規(guī)則為0.4[μm]的情況下，因為2個存儲單元的短邊長a為1.2[μm]，長邊長b為3.96[μm]，所以每個存儲單元的面積([短邊長a×長邊長b]/2)，變?yōu)?.376[μm2]。另一方面，在單元組由16個存儲單元組成的NAND型快閃EEPROM(16NAND單元)中，當設(shè)計規(guī)則為0.4[μm]的情況下，每個存儲單元的面積變?yōu)?.095[μm2]?？傊敳捎帽景l(fā)明的存儲單元組(2NAND單元)的情況下，每個存儲單元的面積，約為16NAND單元的1個存儲單元的面積的2倍。另外，在如圖65以及圖66所示的以往的字節(jié)型EEPROM中，當設(shè)設(shè)計規(guī)則為0.4[μm]的情況下，每個存儲單元的面積，變?yōu)?6[μm2]。另外，當采用以2個選擇晶體管夾著1個存儲單元的單元組(3晶體管單元(3-trcell)或者1NAND單元)的情況下，如果將設(shè)計規(guī)則設(shè)置為0.4[μm]，則每個存儲單元的面積，變?yōu)?.84[μm2]。總之，本發(fā)明的存儲單元組(2NAND單元)的每個存儲單元的面積，可以比以往的字節(jié)型EEPROM和1NAND單元還小。表5，展示比較與存儲單元組的構(gòu)造相應(yīng)的1個存儲單元的面積。表5從表可知，本發(fā)明的存儲單元組(2NAND單元)的每個存儲單元的面積，不及NAND型快閃EEPROM(16位NAND單元)，只及1NAND(3晶體管單元(3-trcell))的約60％。因而，如果采用本發(fā)明的單元組構(gòu)造，由于存儲單元面積的縮小，可以起到增大字節(jié)型EEPROM的存儲容量、縮小芯片面積、降低制造成本等的作用。另外，本發(fā)明的字節(jié)型EEPROM，因為可以用和NAND型快閃EEPROM相同的工序制造，所以也很容易應(yīng)用于非易失性存儲器混裝LSI(nonvolatilememoryembeddedLSI)。另外，本發(fā)明的字節(jié)型EEPROM存儲單元，因為是和NAND型快閃EEPROM的存儲單元的構(gòu)造相同，所以如果從1個存儲單元看，可以直接采用快閃EEPROM的改寫方法(datachangmetod)，即，利用FN隧道現(xiàn)象的改寫方法。因而，在可以降低制造成本的同時，還可以消減開發(fā)成本。可是，如果采用本發(fā)明的單元組構(gòu)造，則在2個選擇晶體管之間連接多個(例如，2個、3個、…)存儲單元。因而，和NAND型快閃EEPROM一樣，當反復進行字節(jié)(或者頁)單位的數(shù)據(jù)改寫的情況下，對于在控制柵上施加Vpass的控制柵上的選擇(selected)區(qū)內(nèi)的非選擇(unselected)存儲單元產(chǎn)生編程錯誤。對于這個問題，按以下方法解決。在NAND型快閃EEPROM中，設(shè)定Vpass的最佳值的條件為，在1次編程動作中，對于進行“1”編程的(維持消除狀態(tài))的存儲單元，和與進行“0”編程的存儲單元相同的單元組內(nèi)的非選擇(unselected)存儲單元，不產(chǎn)生“0”編程(編程錯誤)。另外，該最佳值的確定，與電源電位VCC，和在讀時賦予非選擇(unselected)存儲單元的控制柵的電位Vread完全沒有關(guān)系，通常，被設(shè)定在VCC(例如，3.3V)＜Vpass(例如，9V)＜Vprog(例如，18V)。在本發(fā)明中，將Vpass設(shè)定為電源電位VCC(例如，3.3V)或者在讀時賦予非選擇(unselected)存儲單元的控制柵的電位Vread(例如，4.5V)。這些VCC以及Vread，比在NAND型快閃EEPROM中使用的Vpass的值(例如，9V)還低。總之，在本發(fā)明中，通過將Vpass設(shè)定為電源電位VCC或者在讀時賦予非選擇(unselected)存儲單元的控制柵的電位Vread，即，比在NAND型快閃EEPROM中使用的Vpass的值還低，就可以防止在反復進行字節(jié)(或者頁)單位的數(shù)據(jù)改寫的情況下的選擇(selected)區(qū)內(nèi)的非選擇(unselected)存儲單元的編程錯誤的問題。另外，在本發(fā)明中，因為不需要將Vpass設(shè)定為VCC或者Vread，而新設(shè)置生成Vpass的電路，所以控制柵驅(qū)動器的構(gòu)成被簡化，可以得到控制柵驅(qū)動器的縮小、布局的容易、設(shè)計以及開發(fā)期間的縮短等的效果。另一方面，在本發(fā)明中，因為將Vpass設(shè)定為電源電位VCC或者在讀時賦予非選擇(unselected)存儲單元的控制柵的電位Vread，所以不產(chǎn)生在1次數(shù)據(jù)編程動作中，進行“1”編程(維持消除狀態(tài))的存儲單元的溝道電位是否能提到充分高的疑問。因而，在本發(fā)明中，通過設(shè)定單元組內(nèi)的存儲單元數(shù)、進行“1”編程的存儲單元的溝道的初始電位、存儲單元的控制柵和溝道的耦合比，充分提高進行“1”編程的存儲單元的溝道電位。例如，如果假設(shè)進行“1”編程的存儲單元的溝道的初始電位、存儲單元的控制柵和溝道的耦合比，和NAND型快閃EEPROM相同的情況下，如圖51以及圖52所示，當將單元組內(nèi)的存儲單元的數(shù)設(shè)定為2個時，可以將進行“1”編程的存儲單元的溝道電位，提高到和NAND型快閃EEPROM相同的程度(有關(guān)這一點，在后述的數(shù)據(jù)編程動作的說明中詳細敘述。)。這樣，在本發(fā)明中，第一，因為具有和NAND型快閃EEPROM完全相同的單元組構(gòu)造，所以可以實現(xiàn)單元尺寸的縮小、存儲容量的增大、成本的降低等。第二，將在數(shù)據(jù)編程時施加在選擇(selected)區(qū)內(nèi)的非選擇控制柵線上的電位Vpass，設(shè)定為電源電位VCC或者在讀時賦予非選擇控制柵線的電位Vread。由此，可以防止選擇(selected)區(qū)內(nèi)的非選擇(unselected)存儲單元的編程錯誤(datachangoperation)，可以進行字節(jié)(或頁)單位的數(shù)據(jù)改寫動作。第三，即使將Vpass設(shè)定為VCC或者Vread，也可以將單元組內(nèi)的存儲單元數(shù)、進行“1”編程的存儲單元的溝道的初始電位、存儲單元的控制柵和溝道的耦合比設(shè)定為適當?shù)闹?，以使得可以充分地提高進行“1”編程的存儲單元的溝道電位。還可以防止對進行“1”編程的存儲單元的編程錯誤。以下，順序說明本發(fā)明的字節(jié)型EEPROM的消除動作、編程動作以及讀動作?！は齽幼魅鐖D52所示，在選擇(selected)區(qū)內(nèi)的控制柵線(字線)CGL11上施加接地電位VSS，選擇(selected)區(qū)內(nèi)的非選擇控制柵線(字線)CGL12，變?yōu)楦訝顟B(tài)。另外，選擇(selected)區(qū)內(nèi)的選擇柵線SSL1、GSL1以及非選擇(unselected)區(qū)內(nèi)的控制柵線(字線)CGL21、CGL22以及選擇柵線SSL2、GSL2也變?yōu)楦訝顟B(tài)。此后，例如，將21[V]、3[ms]的消除脈沖施加在體(單元P阱)上。這時，在被連接于選擇(selected)區(qū)內(nèi)的選擇控制柵線CGL11上的存儲單元中，在體和控制柵線之間加消除電壓(21[V])，浮動柵中的電子通過FN(Fowler-Nordeim)隧道現(xiàn)象移動到體。其結(jié)果，被連接在選擇(selected)區(qū)內(nèi)的控制柵線CGL11上的存儲單元的閾值電壓，變?yōu)?3[V]左右。在此，對于選擇(selected)存儲單元，可以用1次的消除脈沖，在其閾值電壓為-3[V]左右進行消除。另一方面，選擇(selected)區(qū)內(nèi)的非選擇控制柵線CGL12以及非選擇(unselected)區(qū)內(nèi)的控制柵線CGL21、CGL22，被設(shè)定為浮動狀態(tài)。因而，例如，如果將21[V]、3[ms]的消除脈沖施加在體(單元P阱)上，由于浮動狀態(tài)的控制柵線和體的容量耦合，控制柵線CGL12、CGL21、CGL22的電位也上升。這里，如果研討控制柵線CGL12、CGL21、CGL22和體的耦合比，則在控制柵線CGL12、CGL21、CGL22上，連接驅(qū)動電路(MOS晶體管的源)、連接該驅(qū)動電路和控制柵線(多晶硅層)的金屬線、構(gòu)成控制柵線的硅化物等。耦合比，依賴于寄生于浮動狀態(tài)的控制柵線CGL12、CGL21、CGL22上的容量。在該容量中，包含作為驅(qū)動電路的MOS晶體管的源接合容量、源和柵的重疊容量、在場區(qū)域的多晶硅層和金屬配線的容量、控制柵線和體(單元P阱)的容量等。但是，寄生于控制柵線CGL12、CGL21、CGL22的容量，控制柵線和體(單元P阱)的容量占據(jù)占大部分?？傊刂茤啪€CGL12、CGL21、CGL22和體的耦合比，為大值，例如，為0.9，如果體的電位上升，控制柵線CGL12、CGL21、CGL22的電位也上升。因而，在被連接在選擇(selected)區(qū)內(nèi)的非選擇控制柵線CGL12上的存儲單元和被連接在非選擇(unselected)區(qū)內(nèi)的控制柵線CGL21、CGL22上的存儲單元，可以防止FN隧道現(xiàn)象的發(fā)生。經(jīng)過上述過程，消除動作結(jié)束。進而，在消除動作后，例如，進行消除的驗證動作，以驗證被連接在(selected)區(qū)內(nèi)的選擇控制柵線CGL11上的全部存儲單元的閾值電壓是否不足-1[V]?！ぞ幊虅幼魅鐖D53所示，說明有關(guān)對被連接在控制柵線CGL1上的存儲單元實行編程的情況。進而，假設(shè)進行這些編程的存儲單元，全部處于消除狀態(tài)。首先，選擇(selected)區(qū)內(nèi)的源側(cè)的選擇柵線CGL變?yōu)榻拥仉娢籚SS，漏極側(cè)的選擇柵線SSL變?yōu)殡娫措娢籚CC。其結(jié)果，源側(cè)的選擇晶體管ST21、ST22，變?yōu)榻刂範顟B(tài)，漏極側(cè)的選擇晶體管ST11、ST12，變?yōu)閷顟B(tài)。另外，設(shè)被連接在進行“0”編程的存儲單元MC11上的位線BL的電位為VSS，設(shè)被連接在進行“1”編程的存儲單元(禁止編程單元)MC11上的位線BL的電位為VCC。另外，將控制柵線CGL1、CGL2的電位設(shè)定為接地電位VSS。這時，存儲單元MC11、MC21的溝道電位，變?yōu)榻拥仉娢籚SS，存儲單元MC12、MC22的溝道，被預(yù)充電至VCC-Vth(Vth，是選擇晶體管ST12的閾值電壓)。此后，控制柵線CGL1、CGL2的電位被設(shè)定在電源電位VCC(例如，3.3V)或者在讀時賦予非選擇控制柵線的電位Vread(例如，4.5V)。進而，選擇控制柵線CGL1的電位，從VCC或者Vread上升至編程電位Vprog(例如，18V)。這時，在選擇(selected)存儲單元MC11中，因為在溝道(＝VSS)和控制柵線CGL1(＝Vread)之間產(chǎn)生大的電位差，所以通過FN隧道現(xiàn)象，電子被從溝道注入浮動柵。由此，對于選擇(selected)存儲單元MC11的“0”編程結(jié)束。另外，在向控制柵線施加高電位之前，即，溝道升壓前的選擇(selected)存儲單元MC12的溝道的初始電位，被設(shè)定在VCC-Vth，并且，變?yōu)楦訝顟B(tài)。因而，此后，如果選擇控制柵線CGL1的電位變?yōu)閂prog，非選擇控制柵線CGL2的電位變?yōu)閂CC或者Vprog，則選擇(selected)存儲單元MC12的溝道電位也由于容量耦合而自動上升。總之，在選擇(selected)存儲單元MC12中，溝道(＝Vch)和控制柵線CGL1(＝Vprog)之間的電位差減小，抑制了由于FN隧道現(xiàn)象引起的電子向浮動柵的注入。由此，對選擇(selected)存儲單元MC12的“1”編程結(jié)束。可是，為了對選擇(selected)存儲單元(編程禁止單元)MC12實行“1”編程，需要充分提高選擇(selected)存儲單元MC12的溝道電位(編程禁止電位)Vch，以不產(chǎn)生編程錯誤(“0”編程)。自舉后的存儲單元MC12的溝道電位Vch，主要由自舉前的存儲單元MC12的溝道的初始電位、存儲單元MC12、MC22的控制柵和溝道的耦合比、以及單元組內(nèi)的存儲單元的數(shù)(在本例中，是2個)確定。因而，例如，當固定了單元組內(nèi)的存儲單元的數(shù)的情況下，存儲單元MC12的溝道電位Vch，通過增大存儲單元MC12的溝道的初始電位以及存儲單元MC12、MC22的控制柵和溝道的耦合比，就可以充分提高。存儲單元的控制柵和溝道的耦合比B，由下式算出。B＝Cox/(Cox+Cj)其中，Cox是存儲單元的控制柵和溝道之間的柵容量的總和，Cj是存儲單元的源區(qū)域以及漏極區(qū)域的接合容量的總和。另外，存儲單元的溝道容量，近似地可以由Cox和Cj之和表示?？傊?，在存儲單元的溝道容量中，除了Cox以及Cj之外，包含控制柵和源區(qū)域的重疊容量、位線和源區(qū)域之間的容量、位線和漏極區(qū)域之間的容量等，但這些容量由于與Cox和Cj相比非常小，所以可以忽略。以下，對本發(fā)明的字節(jié)型EEPROM和以往的NAND型快閃EEPROM，具體地研討進行“1”編程的存儲單元的溝道電位(編程禁止電位)變?yōu)樵鯓拥闹?。作為本發(fā)明的字節(jié)型EEPROM，例如，如圖50以及圖51所示，設(shè)置成在1個單元組內(nèi)配置有2個存儲單元的構(gòu)造。這種情況下，溝道電位Vch變?yōu)閂ch＝Vini+(Vprog-VCC)×B+(Vpass-VCC)×BB＝Cox/(2×Cox+3×Cj)(注存儲單元為2時，擴散層(源/漏極)是3)。這里，如果設(shè)Cox＝Cj＝1，則耦合比B變?yōu)?.2。另外，在本發(fā)明中，Vpass＝VCC。還有，如果將電源電位VCC設(shè)置為3[V]，將溝道的初始電位Vini設(shè)置為2[V]，將編程電位Vprog設(shè)置為16[V]，則溝道電位Vch變?yōu)閂ch＝2+(16-3)×0.2＝4.6[V]另一方面，NAND型快閃EEPROM的溝道電位Vch變?yōu)閂ch＝Vini+(15/16)×(Vpass-VCC)×B+(1/16)×(Vprog-VCC)×BB＝16×Cox/(16×Cox+17×Cj)(注存儲單元為16時，擴散層(源/漏極)是17)。這里，設(shè)NAND型快閃EEPROM的單元組，由被串聯(lián)連接的16個存儲單元組成，在1個存儲單元上施加Vprog，在余下的15個存儲單元上施加Vpass。另外，如果設(shè)Cox＝Cj＝1，則耦合比B變?yōu)?.48。另外，如果將電源電位VCC設(shè)置為3[V]，將溝道的初始電位Vini設(shè)置為2[V]，將編程電位Vprog設(shè)置為16[V]，將Vpass設(shè)置為8[V]，則溝道電位Vch變?yōu)閂ch＝2+(15/16)×(8-3)×0.48+(1/16)×(16-3)×0.48＝4.64[V]這樣，在本發(fā)明的字節(jié)型EEPROM中，例如，即使將Vpass設(shè)置為電源電位VCC(或者Vread)，由于將單元組內(nèi)的存儲單元的數(shù)設(shè)置為2個，因此可以得到和NAND型快閃EEPROM相同的編程禁止電位(“1”編程單元的溝道電位)?？傊?，在本發(fā)明中，因為通過將Vpass設(shè)置為VCC(或者Vread)，可以緩和被連接在控制柵線上的非選擇(unselected)存儲單元的控制柵和溝道之間的電壓，所以沒有在非選擇(unselected)存儲單元中的編程錯誤，可以反復進行字節(jié)(或者頁)單位的數(shù)據(jù)改寫。另外，在本發(fā)明中，因為即使將Vpass設(shè)置為VCC(或者Vread)，也可以可以得到和NAND型快閃EEPROM相同的編程禁止電位(Programinhibitpotential)，所以可以防止對被連接在選擇控制柵線上的編程禁止單元(“1”編程單元)的編程錯誤?！ぷx動作如圖54所示，在將位線BL充電至預(yù)充電單位之后，在選擇(selected)區(qū)內(nèi)的選擇控制柵線CGL11上，施加0[V]，在選擇(selected)區(qū)內(nèi)的非選擇控制柵線CGL12以及選擇柵線SSL1、GSL1上，分別施加電源單位VCC(例如，3.3V)或者讀電位Vread(例如，4.5V)。另外，在非選擇(unselected)區(qū)內(nèi)的控制柵線CGL21、CGL22以及選擇柵線SSL2、GSL2上，施加0[V]。這時，選擇(selected)區(qū)內(nèi)的選擇晶體管，變?yōu)閷顟B(tài)，非選擇(unselected)區(qū)內(nèi)的選擇晶體管，變?yōu)榻刂範顟B(tài)。另外，選擇(selected)區(qū)內(nèi)的非選擇(unselected)存儲單元，不管數(shù)據(jù)的值如何，都變?yōu)閷顟B(tài)(存儲單元的閾值分布，參照圖6)。另外，選擇(selected)區(qū)內(nèi)的選擇(selected)存儲單元，與數(shù)據(jù)的值相應(yīng)地變?yōu)閷ɑ蛘呓刂範顟B(tài)。如圖55所示，當在選擇(selected)存儲單元上寫入“1”數(shù)據(jù)的情況下，即，在選擇(selected)存儲單元處于消除狀態(tài)的情況下，選擇(selected)存儲單元的閾值電壓變?yōu)樨摐p少模式。因此，在該選擇(selected)存儲單元中，流過單元電流，位線BL的電位下降。相反，當在選擇(selected)存儲單元中寫入“0”數(shù)據(jù)的情況下，選擇(selected)存儲單元的閾值電壓變?yōu)檎脑黾幽Ｊ健Ｒ虼?，在?selected)存儲單元中，沒有單元電流流動，位線BL的電位，被維持在預(yù)充電電位。這樣，數(shù)據(jù)“0”、“1”的判斷，通過是否有從位線到源線流動的電流進行。位線的電位的變化，被讀出放大器放大(檢知)。進而，數(shù)據(jù)“0”、“1”的區(qū)分，例如，通過是否在存儲單元的浮動柵上蓄積負的電荷進行。即，當在浮動柵上蓄積了負的電荷的情況下，該存儲單元的閾值電壓增高，存儲單元，變?yōu)樵黾有?。另一方面，當在浮動柵上沒有蓄積負的電荷的情況下，該存儲單元的閾值電壓不足0[V]，存儲單元，變?yōu)闇p少型。表6，展示上述的消除、編程、讀的各自動作中的選擇柵線SSL、GSL、控制柵線(字線)CGL、位線BLi、單元源線SL、單元P阱的電位。表6在消除動作中，選擇(selected)區(qū)內(nèi)的選擇控制柵線CGL，被設(shè)定為0[V]，選擇(selected)區(qū)內(nèi)的非選擇控制柵線CGL、非選擇(unselected)區(qū)內(nèi)的控制柵線CGL以及全部選擇柵線SSL、GSL，被設(shè)定為浮動狀態(tài)。在該狀態(tài)中，如果在單元P阱上施加消除電位Vera，例如，21[V]，則浮動狀態(tài)的全部的選擇柵線SSL、GSL的電位和非選擇控制柵線CGL的電位，由于和單元P阱的容量耦合，而上升至Vera×β(β是耦合比)。在此，如果設(shè)β為0.8，則浮動狀態(tài)的全部的選擇柵線SSL、GSL的電位和非選擇控制柵線CGL的電位，上升至16.8[V]。在消除動作時，由被連接在位線BLi以及單元源線SL上的N+擴散層和單元P阱組成的pn結(jié)，被在正方向上加偏置。因此，位線BLi以及單元源線SL，被充電至Vera-Vb。進而，Vb是pn結(jié)的內(nèi)部電位。在編程動作中，被連接在編程“1”數(shù)據(jù)的選擇(selected)存儲單元上的位線BLi，即，被連接在維持消除狀態(tài)的選擇(selected)存儲單元上的位線BLi，被設(shè)定在電源電位(例如，3.3[V])VCC，連接編程“0”數(shù)據(jù)的選擇(selected)存儲單元上的位線BLi，被設(shè)定為0[V]。選擇(selected)區(qū)內(nèi)的位線側(cè)的選擇柵線SSL，被設(shè)定為電源電位VCC，電源源線側(cè)的選擇柵線GSL，被設(shè)定為0[V]，非選擇控制柵線CGL，被設(shè)定為VCC或者Verad(例如，4.5[V])，選擇控制柵線CGL，被設(shè)定為編程電位(例如，18[V])Vprog。非選擇(unselected)區(qū)內(nèi)的的選擇柵線SSL、GSL、控制柵線CGL以及單元P阱，被設(shè)定為0[V]。單元源線，被設(shè)定為0[V]。但是，編程選擇(selected)區(qū)內(nèi)的“1”數(shù)據(jù)的存儲單元的溝道電位，由于和控制柵線CGL的容量耦合而被升壓，當由于穿通單元源線的泄露電流成為問題的情況下，單元源線的電位，最好設(shè)定在電源電位VCC。在讀動作中，選擇(selected)區(qū)內(nèi)的選擇柵線SSL、GSL以及非選擇控制柵線CGL，被設(shè)定在電源電位VCC(例如，3.3V)或者讀電位Verad(例如，4.5[V])，選擇控制柵線CGL被設(shè)定為0[V]。在數(shù)據(jù)讀前預(yù)充電位線的方式的情況下，位線BLi，被設(shè)定在預(yù)充電電位(例如，1.2V)VBL。存儲“1”數(shù)據(jù)的選擇(selected)存儲單元，因為變?yōu)閷顟B(tài)，所以在該選擇(selected)存儲單元中流過單元電流，位線BLi，被放電至0[V]。另一方面，存儲“0”數(shù)據(jù)的選擇(selected)存儲單元，因為變?yōu)榻刂範顟B(tài)，所以在該選擇(selected)存儲單元中沒有單元電流流動，位線BLi，保持預(yù)充電電位VBL。圖56，展示本發(fā)明的字節(jié)型EEPROM的電路區(qū)的主要部分。該EEPROM，如上所述，例如，具有存儲單元陣列11，將由用2個選擇晶體管夾著2個存儲單元的4個元件組成的存儲單元組配置成矩陣形；多條控制柵線10a，在存儲單元陣列11上被配置在行方向上；多條位線10b，在存儲單元陣列11上被配置在列方向上。行譯碼器12，進行行的選擇，即，進行控制柵線10a的選擇。被連接在所選控制柵線10a上的存儲單元的數(shù)據(jù)，被輸入由被設(shè)置在每列上的具有數(shù)據(jù)栓鎖功能的讀出放大器組成的讀出放大器13中。列譯碼器14，進行列的選擇，即，進行位線BLi的選擇。被選擇的列的讀出放大器的數(shù)據(jù)，經(jīng)由數(shù)據(jù)輸入輸出緩沖器18被輸出到存儲器芯片的外部。被輸入到存儲器芯片內(nèi)部的數(shù)據(jù)，經(jīng)由數(shù)據(jù)輸入輸出緩沖器18被閂鎖在所選列的具有閂鎖功能的讀出放大器中。升壓器16，生成在編程動作和消除動作中所需要的高電壓?？刂齐娐?7，在控制存儲器芯片的內(nèi)部的各動作的同時，起存儲器芯片的內(nèi)部和外部的接口的作用?？刂齐娐?7，包含對存儲單元的消除、編程、讀的各動作進行控制的順序控制裝置(例如，可編程邏輯陣列)。圖57，展示圖56的存儲單元陣列11的構(gòu)成。在本例中，存儲單元組，由以被串聯(lián)連接的2個存儲單元組成的NAND單元和在其兩端分別連接1個的2個選擇晶體管構(gòu)成。存儲單元，由積層浮動柵和控制柵的所謂的疊柵構(gòu)造的MOSFET構(gòu)成。由行方向的多個存儲單元組構(gòu)成1個區(qū)，由被連接在1條控制柵線CGL上的多個存儲單元構(gòu)成1頁。進而，在本發(fā)明中，消除、編程以及讀，可以以頁單位進行。另外，在本發(fā)明中，通過采用后述的改寫方法(datachangescheme)，也可以以字節(jié)單位進行數(shù)據(jù)改寫動作(datachangeoperationforbytedata)。圖58，展示在圖56的讀出放大器13中被連接在1條位線BLi上的具有閂鎖功能的讀出放大器。讀出放大器，以由一方的輸出成為另一方的輸入的2個COMS倒相器I1、I2組成的閂鎖電路21為體。閂鎖電路21的閂鎖節(jié)點Q，經(jīng)由列選擇用NMOS晶體管M8被連接在I/O線上。另外，閂鎖節(jié)點Q，經(jīng)由讀出放大器截斷用NMOS晶體管M4和位線電位箝位用的NMOS晶體管M1被連接于位線BLi。NMOS晶體管M1、M4的連接節(jié)點成為讀出節(jié)點Nsense。在讀出節(jié)點Nsense上，連接預(yù)充電用的PMOS晶體管M2和放電用NMOS晶體管M3。預(yù)充電用PMOS晶體管M2，根據(jù)預(yù)充電控制信號Load在規(guī)定期間進行讀出節(jié)點Nsense的充電。放電用NMOS晶體管M3，根據(jù)放電用控制信號DCB放電讀出節(jié)點Nsense的電荷。在閂鎖電路21的閂鎖節(jié)點Qb上，連接為了根據(jù)控制信號ΦL1將閂鎖節(jié)點Qb強制接地的復位用NMOS晶體管M5。在閂鎖電路21的閂鎖節(jié)點Q上，連接為了根據(jù)控制信號ΦL2將閂鎖節(jié)點Q強制接地的復位用NMOS晶體管M6。復位用NMOS晶體管M5、M6的共用源，經(jīng)由被讀出節(jié)點Nsense的電位控制的讀出用NMOS晶體管M7連接在接地點上。讀出用NMOS晶體管M7，也可以和NMOS晶體管M5、M6一樣用于閂鎖電路21的復位。圖59，展示本發(fā)明的字節(jié)型EEPROM的字節(jié)單位的改寫動作(datachangeoperationforbytedata)的概略順序控制的流程圖。該順序控制，例如，由圖56的控制電路17進行。根據(jù)該流程，如以下那樣簡單地說明字節(jié)單位的改寫動作。如果變?yōu)樽止?jié)改寫方式(bytedatachangemode)，首先，將連接在所選控制柵線(字線)上的存儲單元的1頁份的數(shù)據(jù)讀出到讀出放大器(頁讀)。而后，在讀出放大器中，閂鎖該1頁份的數(shù)據(jù)(步驟ST1)。接著，輸入由地址指定的與列對應(yīng)的字節(jié)數(shù)據(jù)。該被輸入的字節(jié)數(shù)據(jù)，對在被閂鎖在讀出放大器中的1頁份的數(shù)據(jù)中進行數(shù)據(jù)變更的字節(jié)數(shù)據(jù)進行改寫(步驟ST2)。接著，同時消除(頁消除)連接在所選控制柵線上的存儲單元的1頁份的數(shù)據(jù)(步驟ST3)。在消除之后，對連接在所選控制柵線上的存儲單元，進行消除驗證，以檢驗消除是否完全，或者是否有過消除(步驟ST4、5)。而后，在1頁份的全部存儲單元的閾值變到規(guī)定范圍內(nèi)之前反復進行頁消除以及消除檢驗，當1頁份的全部的存儲單元的閾值變到規(guī)定范圍內(nèi)(消除結(jié)束)時，移至下一動作(步驟ST3～ST5)。進而，當具有閂鎖功能的讀出放大器對于1條位線只有1個的情況下(只有1頁份的情況下)，由于頁消除檢驗的結(jié)果，讀出放大器的數(shù)據(jù)有可能被破壞。因而，在這種情況下，不進行消除的檢驗，在1次中結(jié)束消除。此后，對連接在所選控制柵線上的存儲單元，同時編程被閂鎖在讀出放大器中的1頁份的數(shù)據(jù)(步驟ST6)。在編程后，對連接在所選控制柵線上的各存儲單元，進行編程的檢驗，以檢驗編程進行的是否完全，或者是否有過編程(步驟ST7、8)。而后，在1頁份的全部存儲單元的閾值變到規(guī)定范圍內(nèi)之前反復進行頁編程以及編程檢驗，當1頁份的全部的存儲單元的閾值變到規(guī)定范圍內(nèi)(編程結(jié)束)時，結(jié)束字節(jié)單位的數(shù)據(jù)改寫動作。進而，當使用高編程電位，在1次編程脈沖中進行1次編程的情況下，也可以省略編程檢驗。圖60，展示在圖59的主要步驟中的選擇(selected)存儲單元的數(shù)據(jù)和讀出放大器的節(jié)點Qb(圖58)的狀態(tài)。同一圖(a)，展示連接在所選控制柵線(字線)上的存儲單元的1頁份的數(shù)據(jù)被讀出到讀出放大器的狀態(tài)(與步驟ST1對應(yīng))。當存儲單元的數(shù)據(jù)在“0”(閾值電壓為正)的情況下，BLi線的電荷不被放電，維持預(yù)充電電位。因而，圖58的讀出放大器Nsense變?yōu)殡娫措娢籚CC。如果將控制信號ΦL2設(shè)置為電源電位VCC，則節(jié)點Q變?yōu)榻拥仉娢籚SS，即，變?yōu)椤?”。相反，當存儲單元的數(shù)據(jù)在“1”(閾值電壓為負)的情況下，BLi線的電荷被放電。因而，圖58的讀出放大器節(jié)點Nsense變?yōu)榻拥仉娢籚SS。如果將控制信號ΦL2設(shè)置為電源電位VCC，則節(jié)點Q變?yōu)殡娫措娢籚CC，即，變?yōu)椤?”。同一圖(b)，展示對在被閂鎖在讀出放大器中的1頁份的數(shù)據(jù)中由地址指定的字節(jié)數(shù)據(jù)(8位數(shù)據(jù))，進行數(shù)據(jù)的改寫(與步驟ST2對應(yīng))。同一圖(c)，展示消除(頁消除)連接在所選控制柵線(字線)上的存儲單元的數(shù)據(jù)的狀態(tài)(與步驟ST3對應(yīng))。通過頁消除，連接在所選控制柵線上的存儲單元的數(shù)據(jù)，全部變?yōu)椤?”。同一圖(d)，展示對連接在所選控制柵線(字線)上的存儲單元，編程(頁編程)被閂鎖在讀出放大器中的1頁份的數(shù)據(jù)的狀態(tài)(與步驟ST6對應(yīng))。這樣，對于存儲單元陣列11，在動作上變?yōu)轫搯挝坏臄?shù)據(jù)改寫，但實際上，進行了字節(jié)單位的數(shù)據(jù)的改寫。接著，參照圖61至圖63的時間圖，以圖58的讀出放大器的動作為中心詳細說明用于頁編程、編程檢驗的讀動作。進而，圖61至圖63，是將1個時間圖分為多個圖。當從芯片外部向芯片內(nèi)部輸入指示編程的指令時，編程動作開始。首先，為了復位讀出節(jié)點Nsense，將控制信號DCB設(shè)置為電源電位VCC。這時，MOS晶體管M3導通，讀出節(jié)點Nsense被接地(t1)。另外，如果和控制信號DVB同時將控制信號BLSHF也設(shè)置成電源電位VCC，則MOS晶體管M1導通，位線BLi被接地。在將編程數(shù)據(jù)輸入到讀出放大器之前，將數(shù)據(jù)閂鎖控制信號ΦL1設(shè)置為電源電位VCC，將預(yù)充電控制信號Load設(shè)置為接地電位VSS。這時，MOS晶體管M5、M7導通，閂鎖電路21的閂鎖節(jié)點Qb被強制接地，數(shù)據(jù)被復位。即，在讀出放大器20的全部讀出放大器中，閂鎖電路21的閂鎖節(jié)點Q變?yōu)殡娫措娢籚CC，閂鎖節(jié)點Qb變?yōu)榻拥仉娢籚SS(t2)。接著，從I/O線輸入編程數(shù)據(jù)，數(shù)據(jù)被閂鎖在讀出放大器20的各閂鎖電路21中，節(jié)點Q、Qb與輸入數(shù)據(jù)對應(yīng)地被設(shè)定為“H”、“L”(t3)。具體地說，在與進行“0”編程的存儲單元對應(yīng)的讀出放大器的閂鎖電路21中，在閂鎖節(jié)點Q上賦予“L”(＝VSS)，在與進行“1”編程(編程禁止)的存儲單元對應(yīng)的讀出放大器的閂鎖電路21中，在閂鎖節(jié)點Q上賦予“H”(＝VCC)。接著，控制信號BLSHF、SBL變?yōu)椤癏”，根據(jù)被栓鎖在讀出放大器20的各栓鎖電路21中的數(shù)據(jù)，開始各位線的充電(t4)。即，被連接在進行“0”編程的存儲單元上的位線BLi被設(shè)定為接地電位VSS，連接在進行“1”編程(編程禁止)的存儲單元上的位線被充電至VCC。所選控制柵線(字線)，被設(shè)定為編程電壓Vprog(20[V]左右)。這時，非選擇的控制柵線(字線)，不是Vpass(例如，8[V])，而被設(shè)定為電源電位VCC(例如，3.3[V])或者在讀時賦予非選擇存儲單元的讀電位Verad(例如，4.5[V])。通過該動作，就可以對1頁份的存儲單元進行編程。在數(shù)據(jù)編程結(jié)束之后，開始驗證數(shù)據(jù)編程是否完整結(jié)束的編程檢驗。首先，進行用于編程檢驗的讀。該檢驗讀動作和通常的讀動作相同。如果將控制信號DCB設(shè)定在電源電位VCC，則MOS晶體管M3導通，讀出節(jié)點Nsense被強制接地(t5)。接著，在所選控制柵線CGL上，賦予參照電位Vref(0.5[V]左右)，在非選擇控制柵線CGL上，賦予用于不管存儲在存儲單元中的數(shù)據(jù)如何都將存儲單元設(shè)置為導通狀態(tài)的的讀電位Vread(例如，4.5[V])。另外，在選擇柵線SSL、GSL上賦予電源電位VCC，由此，進行檢驗讀動作(t6)。在讀時，可以使用位線預(yù)充電型讀方式、電流檢知型讀方式等。在位線預(yù)充電型讀方式中，在預(yù)充電位線BLi，是其成為浮動狀態(tài)之后，與存儲單元的數(shù)據(jù)對應(yīng)地維持或者降低位線電位。有關(guān)電流檢知型的讀方式，在下面詳細敘述。在時刻t6，將控制信號BLSHF從升壓電位VCC+α減少到電位VCC-α，通過流過MOS晶體管M1的存儲單元電流和充電讀出節(jié)點Nsense的MOS晶體管M2的電流的平衡進行讀。而后，位線BLi的電位，例如，在上升到0.9V時，MOS晶體管M1變?yōu)榻刂範顟B(tài)，讀出節(jié)點Nsense變?yōu)殡娫措娢籚CC。在讀出節(jié)點Nsense變?yōu)椤癏”(＝VCC)之后，將閂鎖控制信號ΦL1設(shè)置為電源電位VCC，使MOS晶體管M5導通(t7)。當讀出節(jié)點Nsense是電源電位VCC的情況下(被連接在閾值比參照電位Vref還高的存儲單元上的讀出放大器的情況下)，MOS晶體管M7導通，閂鎖節(jié)點Qb變?yōu)榻拥仉娢籚SS、閂鎖節(jié)點Q變?yōu)殡娫措娢籚CC。如果在閂鎖節(jié)點Q上輸入接地電位VSS，進行正常的編程，則閂鎖電路21的閂鎖數(shù)據(jù)反轉(zhuǎn)。在對存儲單元的編程不完全的情況下，在檢驗讀中，因為讀出節(jié)點Nsense，是“L”(＝VSS)不變，所以不引起閂鎖電路21的數(shù)據(jù)反轉(zhuǎn)，閂鎖節(jié)點Q保持VSS，在與編程禁止的存儲單元連接的讀出放大器中，因為閂鎖節(jié)點Q，是電源電位VCC，所以數(shù)據(jù)不反轉(zhuǎn)。當存在編程不完整的存儲單元時，即，存在閂鎖電路21的數(shù)據(jù)不發(fā)生反轉(zhuǎn)的讀出放大器時，反復進行編程和檢驗讀。而后，如果1頁份的全部讀出放大器的閂鎖節(jié)點Q的電位變?yōu)殡娫措娢?，則結(jié)束編程。以下，參照圖63的時間圖，以圖58的讀出放大器的動作為中心詳細說明字節(jié)單位的數(shù)據(jù)改寫動作。當從芯片外部向芯片內(nèi)部輸入指示字節(jié)改寫的指令時，字節(jié)改寫動作開始。首先，對連接在所選控制柵線(字線)上的1份的存儲單元，開始已被寫入的數(shù)據(jù)的讀動作。讀動作，和讀動作相同。首先，將數(shù)據(jù)閂鎖控制信號ΦL1設(shè)定為電源電位VCC，將預(yù)充電控制信號Load設(shè)定為接地電位VSS。這時，MOS晶體管M5、M7導通，閂鎖電路21的閂鎖節(jié)點Qb被強制接地，數(shù)據(jù)被復位。即，讀出放大器的全部閂鎖電路21的閂鎖節(jié)點Q變?yōu)殡娫措娢籚CC，閂鎖節(jié)點Qb變?yōu)榻拥仉娢籚SS(t1)。接著，將控制信號DCB設(shè)定在電源電位VCC。這時，MOS晶體管M3導通，讀出節(jié)點Nsense被強制接地(t2)。接著，如果向所選控制柵線CGL施加VSS(＝0V)，向選擇柵線SSL、GSL施加電源電位VCC，則進行讀動作(t3)。當讀出節(jié)點Nsense變?yōu)椤癏”(＝VCC)之后，閂鎖控制信號ΦL2變?yōu)殡娫措娢籚CC，MOS晶體管M6導通(t4)。當讀出節(jié)點Nsense為VCC的情況下(即，連接在數(shù)據(jù)“0”被寫入，閾值電壓比VSS還高的存儲單元上的讀出放大器的情況下)，MOS晶體管M7導通，閂鎖節(jié)點Q變?yōu)榻拥仉娢籚SS，閂鎖節(jié)點Qb變?yōu)殡娫措娢籚CC。接著，將控制信號DCB設(shè)定為電源電位VCC，將控制信號BLSHF設(shè)定為電源電位VCC或者電位VCC+α，使位線BLi以及讀出節(jié)點Nsense復位(t5)。此后，向由列地址指定的讀出放大器20的閂鎖電路21輸入字節(jié)數(shù)據(jù)，節(jié)點Q、Qb與字節(jié)數(shù)據(jù)對應(yīng)地被設(shè)定為“H”、“L”(t6)。對被寫入閂鎖電路21的頁數(shù)據(jù)中規(guī)定的數(shù)據(jù)，改寫從芯片外部輸入的字節(jié)數(shù)據(jù)。此后，對連接在控制柵線上的存儲單元進行頁消除動作。選擇(selected)區(qū)的控制柵線設(shè)定為接地電位VSS，非選擇(unselected)區(qū)的控制柵線以及全部選擇柵線設(shè)定為浮動狀態(tài)。如果在單元P阱上施加消除電壓Vera，則浮動狀態(tài)的選擇柵線和非選擇(unselected)區(qū)的控制柵線，由于和單元P阱的容量耦合作用而上升至Vera×β(β是耦合比)。另外，位線BLi以及單元源線SL，被連接在單元P阱內(nèi)的N+層。如果該N+層和單元P阱的pn結(jié)被加正向偏置，則位線BLi以及單元源線SL，被分別充電至Vera-Vb(t7)。Vb，是pn結(jié)的內(nèi)部電位。此后，進行消除檢驗，確認被選擇的頁的存儲單元已處于全部消除狀態(tài)，即，確認存儲單元的閾值電壓變?yōu)樨?。根?jù)存儲在閂鎖電路21中的數(shù)據(jù)，對被選擇的頁的存儲單元，進行編程動作以及編程檢驗動作。進而，在圖63中，消除檢驗以后的動作被省略。圖64是將NAND型快閃EEPROM的存儲單元陣列的一部分作為本發(fā)明的字節(jié)型EEPROM的存儲單元陣列的例子。本發(fā)明的字節(jié)型EEPROM的存儲單元陣列，可以考慮在NAND型快閃EEPROM存儲單元陣列中將2個選擇晶體管之間的存儲單元設(shè)置為2個。由此，可以容易實現(xiàn)如本例那樣的EEPROM。本例的EEPROM，在1條位線BLi上連接不同構(gòu)成的2種存儲單元組。即，第一存儲單元組，在2個選擇晶體管之間連接多個(例如，8，16，32個等)的存儲單元，第二存儲單元組，在2個選擇晶體管之間連接2個存儲單元。在控制柵線(字線)的選擇時，在第一存儲單元組的區(qū)域和第二存儲單元組的區(qū)域中，可以分別設(shè)置驅(qū)動電路，如果可以共用，也可以將兩區(qū)域的驅(qū)動電路歸為一個。通過采用這種構(gòu)成，就可以對存儲單元陣列的一部分，進行字節(jié)單位的數(shù)據(jù)改寫(datachangeoperationforbytedata)。進而，代替圖64的NAND型快閃EEPROM的存儲單元，也可以采用AND型快閃EEPROM、DINOR型快閃等EEPROM的存儲單元陣列。如上所述，如果采用本發(fā)明的字節(jié)型EEPROM，(1)因為存儲單元組由被二個選擇晶體管夾著的一個疊層型存儲單元構(gòu)成，所以在可以用和快閃EEPROM相同的工序形成的同時，可以采用和快閃EEPROM相同的改寫方法(datachangemethod)，進而，還可以進行字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)。另外，(2)如果在編程時在非選擇(unselected)存儲單元的控制柵上不加Vpass而加VCC或者Vread，進而，由被夾在二個選擇晶體管中的多個(例如，二個)疊層型存儲單元構(gòu)成存儲單元組，則除了上述效果之外，還可以謀求每個存儲單元的尺寸縮小。進而，在表7中展示通常的NAND型快閃EEPROM和本發(fā)明的字節(jié)型EEPROM比較的結(jié)果。表7○可以或好△一般×不可以或差*1輔助控制柵驅(qū)動器使用的情況下*2在選擇部件內(nèi)的非選擇字線上為Vprog*3在選擇部件內(nèi)的非選擇字線上為VCC或Vread*4如果與以往的字節(jié)型EEPROM比，O進而，如果采用本發(fā)明的字節(jié)型EEPROM，(3)因為由被配置成矩陣形的多個區(qū)構(gòu)成存儲單元陣列，可以以區(qū)單位進行讀、消除、編程等的動作，所以即使在字節(jié)單位的數(shù)據(jù)改寫動作(datachangeoperationforbytedata)中，也不會使實際的數(shù)據(jù)改寫特性(program/eraseendurancecharacteristics)變差。權(quán)利要求1.一種非易失性半導體存儲器，包括存儲單元陣列，具有由1個存儲單元(MC)和夾著其的2個選擇晶體管(ST1、ST2)構(gòu)成的存儲單元組；位線(10b、BL)，被連接在上述2個選擇晶體管的一方；讀出放大器(13、S/A)，被連接在上述位線上具有閂鎖功能，其中上述存儲單元，具備具有浮動柵和控制柵的疊柵構(gòu)造。2.如權(quán)利要求1所述的非易失性半導體存儲器，其特征在于上述2個選擇晶體管(ST1、ST2)，具有和上述存儲單元(MC)相同的構(gòu)造。3.如權(quán)利要求1所述的非易失性半導體存儲器，還包括裝置(17)，在上述存儲單元陣列中，當對連接在所選控制柵線上的1頁份的存儲單元s中的被選擇的存儲單元s進行數(shù)據(jù)變更的情況下，將上述1頁份的存儲單元的數(shù)據(jù)讀出到上述讀出放大器，在上述讀出放大器中對與上述1頁份的數(shù)據(jù)中的與上述所選存儲單元對應(yīng)的數(shù)據(jù)進行數(shù)據(jù)改寫，消除上述1頁份的存儲單元s的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程在上述1頁份的存儲單元中。4.如權(quán)利要求3所述的非易失性半導體存儲器，其特征在于上述所選存儲單元的數(shù)據(jù)，是字節(jié)數(shù)據(jù)以及頁數(shù)據(jù)中的一方。5.一種非易失性半導體存儲器，包括存儲單元陣列，具有由1個存儲單元(MC)和夾著其的2個選擇晶體管(ST1、ST2)構(gòu)成的第1存儲單元組以及由多個存儲單元(MC)構(gòu)成的第2存儲單元組；位線(10b、BL)，被共用連接在上述第1以及第2存儲單元組上；讀出放大器(13、S/A)，被連接在上述位線上具有閂鎖功能，其中上述第1以及第2存儲單元組內(nèi)的存儲單元s，具備分別具有浮動柵和控制柵的疊柵構(gòu)造。6.如權(quán)利要求5所述的非易失性半導體存儲器，其特征在于上述第2存儲單元組，是串聯(lián)連接上述多個存儲單元的NAND單元、以及并聯(lián)連接上述多個存儲單元的AND單元、以及并聯(lián)連接上述多個存儲單元的DINOR單元中的1個。7.如權(quán)利要求5所述的非易失性半導體存儲器，其特征在于上述2個選擇晶體管(ST1、ST2)，具有和上述存儲單元(MC)相同的構(gòu)造。8.如權(quán)利要求5所述的非易失性半導體存儲器，還包括裝置(17)，在上述存儲單元陣列中，當對連接在所選控制柵線上的1頁份的存儲單元s中的被選擇的存儲單元s進行數(shù)據(jù)變更的情況下，將上述1頁份的存儲單元s的數(shù)據(jù)讀出到上述讀出放大器，在上述讀出放大器中對在上述1頁份的數(shù)據(jù)s中與上述所選存儲單元s對應(yīng)的數(shù)據(jù)進行數(shù)據(jù)改寫，消除上述1頁份的存儲單元s的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程在上述1頁份的存儲單元s中。9.如權(quán)利要求8所述的非易失性半導體存儲器，其特征在于上述所選存儲單元數(shù)據(jù)，是字節(jié)數(shù)據(jù)以及頁數(shù)據(jù)中的一方。10.一種非易失性半導體存儲器，包括存儲單元陣列，由包含存儲單元(MC)的存儲單元組構(gòu)成；位線(10b、BL)，被連接在上述存儲單元組上；讀出放大器(13、S/A)，被連接在上述位線上具有閂鎖功能；裝置(17)，當對連接在所選控制柵線上的1頁份的存儲單元s中的所選存儲單元s進行數(shù)據(jù)的變更的情況下，將上述1頁份的存儲單元s的數(shù)據(jù)讀出到上述讀出放大器中，在上述讀出放大器中對在上述1頁份的數(shù)據(jù)中與上述所選選擇單元s對應(yīng)的數(shù)據(jù)進行數(shù)據(jù)改寫，消除上述1頁份的存儲單元s的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程在1頁份的存儲單元s中。11.如權(quán)利要求10所述的非易失性半導體存儲器，其特征在于上述存儲單元組，是由1個存儲單元和夾著其的2個選擇晶體管構(gòu)成的存儲單元組、串聯(lián)連接多個存儲單元的NAND單元、并聯(lián)連接多個存儲單元的AND單元、以及并聯(lián)連接多個存儲單元的DINOR單元中的1個。12.如權(quán)利要求10所述的非易失性半導體存儲器，其特征在于與上述所選存儲單元s對應(yīng)的數(shù)據(jù)，是頁數(shù)據(jù)以及字節(jié)數(shù)據(jù)中的一方。13.一種非易失性半導體存儲器，包括存儲單元陣列，具有由FN隧道電流進行數(shù)據(jù)編程的存儲單元(MC)；位線(10b、BL)，被連接在上述存儲單元上；讀出放大器(13、S/A)，被連接在上述位線上具有閂鎖功能；裝置(17)，當對連接在所選控制柵線上的1頁份的存儲單元s同時進行數(shù)據(jù)編程的情況下，在形成上述1頁份的存儲單元s的阱上施加第1電位，在上述1頁份的存儲單元s的控制柵s上施加第2電位，在連接于在上述1頁份的存儲單元s中實行編程的所選存儲單元上的位線上施加上述第1電位，在連接于在上述1頁份的存儲單元s中不實行編程的非選擇的存儲單元的位線上施加上述第1電位以及第2電位的中間電位。14.一種非易失性半導體存儲器，包括存儲單元陣列(11)，由被配置成矩陣形的多個存儲單元組構(gòu)成；主控制柵線(CGLi)，在上述存儲單元陣列上沿著行方向延伸；主控制柵驅(qū)動器(12c)；被配置在上述主控制柵線的一端；輔助控制柵線(CGLi-0，CGLi-1，…CGLi-3)，在被配置在上述行方向上的該存儲單元組s內(nèi)的1頁份的存儲單元s中被連接在多個存儲單元s上；輔助控制柵驅(qū)動器(28)，被配置在上述主控制柵線和上述輔助控制柵線之間。15.如權(quán)利要求14所述的非易失性半導體存儲器，其特征在于上述多個存儲單元組的每一個由1個存儲單元(MC)和連接在該存儲單元兩端的各1個共2個選擇晶體管(ST1、ST2)構(gòu)成。16.如權(quán)利要求15所述的非易失性半導體存儲器，其特征在于2條選擇柵線(SSLi、GSLi)，被連接在被配置于上述行方向的該存儲單元組s內(nèi)的上述2個選擇晶體管的柵上；選擇柵驅(qū)動器(12c)，被配置在上述2條選擇柵線的一端，接近于上述控制柵驅(qū)動器。17.如權(quán)利要求14所述的非易失性半導體存儲器，還包括輔助譯碼器(29)，譯碼地址信號，輸出控制信號；上述輔助控制柵驅(qū)動器(28)，被連接在上述主控制柵線(CGLi)和上述輔助控制柵線(CGLi-0、CGLi-1、…CGLi-3)之間，由在柵上輸入上述控制信號的MOS晶體管(36-0、36-1、…36-3)構(gòu)成。18.如權(quán)利要求14所述的非易失性半導體存儲器，還包括輔助譯碼器(29)，譯碼地址信號，對上述輔助控制柵線施加規(guī)定的電位；上述輔助控制柵驅(qū)動器(28)，被連接在上述輔助控制柵線(CGLi-0、CGLi-1、…CGLi-3)和上述輔助譯碼器(29)之間，由在柵上輸入上述主控制柵線(CGLi)的電位的MOS晶體管(36-0、36-1、…36-3)構(gòu)成。19.如權(quán)利要求14所述的非易失性半導體存儲器，還包括裝置(17)，當在連接在被配置在上述行方向上的上述存儲單元組s內(nèi)的1頁份的存儲單元s中對所選存儲單元s進行數(shù)據(jù)變更的情況下，將被連接在上述輔助控制柵線上的多個存儲單元的數(shù)據(jù)讀出到具有閂鎖功能的讀出放大器，在上述讀出放大器中在上述多個存儲單元的數(shù)據(jù)中對與所選存儲單元s對應(yīng)的數(shù)據(jù)進行數(shù)據(jù)改寫，消除被連接在上述輔助控制柵線上的上述多個存儲單元的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程在被連接在上述輔助控制柵線上的上述多個存儲單元中。20.如權(quán)利要求19所述的非易失性半導體存儲器，其特征在于在上述輔助控制柵線上，連接n(n是多個)字節(jié)的存儲單元s，與所選存儲單元s對應(yīng)的數(shù)據(jù)是字節(jié)數(shù)據(jù)。21.如權(quán)利要求14所述的非易失性半導體存儲器，還包括裝置(17)，當對在被配置于上述行方向上的上述存儲單元組s內(nèi)的1頁份的存儲單元s中所選存儲單元s進行數(shù)據(jù)變更的情況下，將被連接在上述主控制柵線上的1頁份的存儲單元的數(shù)據(jù)s讀出到具有閂鎖功能的讀出放大器，在上述讀出放大器中對在被連接在上述輔助控制柵線上的多個存儲單元s的數(shù)據(jù)中與上述所選存儲單元s對應(yīng)的數(shù)據(jù)進行數(shù)據(jù)改寫，消除被連接在上述輔助控制柵線上的上述多個存儲單元的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)中與被連接在上述輔助控制柵線上的上述多個存儲單元對應(yīng)的數(shù)據(jù)編程到被連接在上述輔助控制柵線上的上述多個存儲單元。22.如權(quán)利要求21所述的非易失性半導體存儲器，其特征在于在上述輔助控制柵線上，連接n(n是多個)字節(jié)的存儲單元s，與上述所選存儲單元s對應(yīng)的數(shù)據(jù)是字節(jié)數(shù)據(jù)。23.如權(quán)利要求14所述的非易失性半導體存儲器，其特征在于當將被連接在上述輔助控制柵線上的上述多個存儲單元定義為區(qū)的情況下，在上述主控制柵線上連接多個區(qū)，對每n(n是自然數(shù))個區(qū)進行數(shù)據(jù)的讀出、消除或者編程動作。24.一種非易失性半導體存儲器，包括存儲單元陣列(11)，由被配置成矩陣形的多個存儲單元組構(gòu)成；第1以及第2主控制柵線(CGLi、CGLi+1)，在上述存儲單元陣列上沿著行方向延伸；第1主控制柵驅(qū)動器(12c)，被連接在上述第1主控制柵線的一端；第1輔助控制柵線(CGLi-0、CGLi-1、…CGLi-3)，被連接在上述多個存儲單元組中被配置在第1行內(nèi)的存儲單元組s內(nèi)的存儲單元s上；第1輔助控制柵驅(qū)動器(28)，被配置在上述第1主控制柵線和上述第1輔助控制柵線之間；第1選擇柵線(SSLi、GSLi)，被連接在上述第1行內(nèi)的存儲單元組s內(nèi)的選擇晶體管上；第1選擇柵驅(qū)動器(12c)，被連接在上述第1選擇柵線的一端上；第2主控制柵驅(qū)動器(12c)，被連接在上述第2主控制柵線的一端；第2輔助控制柵線(CGLi-0、CGLi-1、…CGLi-3)，被連接在上述多個存儲單元組中被配置在第2行內(nèi)的存儲單元組s內(nèi)的存儲單元s上；第2輔助控制柵驅(qū)動器(28)，被配置在上述第2主控制柵線和上述第2輔助控制柵線之間；第2選擇柵線(SSLi+1、GSLi+1)，被連接在上述第2行內(nèi)的存儲單元組s內(nèi)的選擇晶體管上；第2選擇柵驅(qū)動器(12c)，被連接在上述第2選擇柵線的一端，其中上述第1主控制柵驅(qū)動器和上述第1選擇柵驅(qū)動器，被配置在上述存儲單元陣列的上述行方向的一端，上述第2主控制柵驅(qū)動器和上述第2選擇柵驅(qū)動器，被配置在上述存儲單元陣列的上述行方向的另一端。25.一種非易失性半導體存儲器，包括存儲單元陣列(11)，由被配置為矩陣形的多個存儲單元組構(gòu)成；第1以及第2主控制柵線(CGLi、CGLi+1)，在上述存儲單元陣列上沿著行方向延伸；第1輔助控制柵線(CGLi-0、CGLi-1、…CGLi-3)，被連接在上述多個存儲單元組中被配置在第1行內(nèi)的存儲單元組s內(nèi)的存儲單元s上；第1輔助控制柵驅(qū)動器(28)，被配置在上述第1主控制柵線和上述第1輔助控制柵線之間；第1選擇柵線(SSLi、GSLi)，被連接在上述第1行內(nèi)的存儲單元組s內(nèi)的選擇晶體管上；第1選擇柵驅(qū)動器(38)，被連接在上述第1選擇柵線的一端；主控制柵驅(qū)動器(37)，被連接在上述第1以及第2主控制柵線的一端；第2輔助控制柵線(CGLi-0、CGLi-1、…CGLi-3)，被連接在上述多個存儲單元組中被配置在第2行內(nèi)的存儲單元組s內(nèi)的存儲單元s上；第2輔助控制柵驅(qū)動器(28)，被配置在上述第2主控制柵線和上述第2輔助控制柵線之間；第2選擇柵線(SSLi+1、GSLi+1)，被連接在上述第2行內(nèi)的存儲單元組s內(nèi)的選擇晶體管上；第2選擇柵驅(qū)動器(37)，被連接在上述第2選擇柵線的一端，其中上述主控制柵驅(qū)動器和上述第1以及第2選擇柵驅(qū)動器，一同被配置在上述存儲單元陣列的上述行方向的一端。26.如權(quán)利要求25所述的非易失性半導體存儲器，其特征在于上述第1行和上述第2行，在上述列方向上相互鄰接。27.一種非易失性半導體存儲器，包括存儲單元陣列(11)，具有由1個存儲單元(MC)和夾著其的2個選擇晶體管(ST1、ST2)構(gòu)成的第1以及第2存儲單元組；第1位線(BL)，被連接在上述第1存儲單元組內(nèi)的2個選擇晶體管的一方；第2位線(BL)，被連接在上述第2存儲單元組內(nèi)的2個選擇晶體管的一方；讀出放大器(13、S/A)，被連接在上述第1以及第2位線上具有閂鎖功能。28.一種非易失性半導體存儲器，包括存儲單元陣列(11)，具有由多個存儲單元(MC)和夾著其的2個選擇晶體管(ST1、ST2)構(gòu)成的存儲單元組；位線(BL)，被連接在上述2個選擇晶體管的一方；讀出放大器(13、S/A)，被連接在上述位線上具有閂鎖功能；裝置(17)，在編程動作時，在所選控制柵線上施加比電源電位還高的編程用高電位，在非選擇的控制柵線上施加上述電源電位或者在讀動作時賦予非選擇的控制柵線的讀電位。29.如權(quán)利要求28所述的非易失性半導體存儲器，其特征在于上述存儲單元組，包含2個存儲單元。30.如權(quán)利要求28所述的非易失性半導體存儲器，其特征在于上述多個存儲單元各具備具有浮動柵和控制柵的疊柵結(jié)構(gòu)。31.如權(quán)利要求30所述的非易失性半導體存儲器，其特征在于上述2個選擇晶體管，分別具有和上述多個存儲單元相同的結(jié)構(gòu)。32.如權(quán)利要求28所述的非易失性半導體存儲器，還包括裝置(17)，在上述存儲單元陣列中，當在被連接在所選控制柵線上的1頁份的存儲單元s中對所選存儲單元s進行數(shù)據(jù)變更的情況下，將上述1頁份的存儲單元s的數(shù)據(jù)讀出到上述讀出放大器中，在上述讀出放大器中對在上述1頁份的數(shù)據(jù)中與上述所選存儲單元s對應(yīng)的數(shù)據(jù)進行數(shù)據(jù)改寫，消除上述1頁份的存儲單元s的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程在上述1頁份的存儲單元s中。33.如權(quán)利要求32所述的非易失性半導體存儲器，其特征在于與上述所選存儲單元s對應(yīng)的數(shù)據(jù)，是頁數(shù)據(jù)以及字節(jié)數(shù)據(jù)中的一方。34.如權(quán)利要求28所述的非易失性半導體存儲器，其特征在于上述裝置，在上述編程動作時，在向上述所選控制柵線和上述非選擇的控制柵線施加上述電源電位或者上述讀電位之后，只將上述所選控制柵線的電位提升到上述編程用的高電位。35.一種非易失性半導體存儲器，包括存儲單元陣列(11)，具有由多個存儲單元(MC)和夾著其的2個選擇晶體管(ST1、ST2)構(gòu)成的第1存儲單元組以及由多個存儲單元(MC)構(gòu)成的第2存儲單元組；位線(BL)，被共用連接在上述第1以及第2存儲單元組上；讀出放大器(13、S/A)，被連接在上述位線上具有閂鎖功能。裝置(17)，在編程動作時，當選擇了包含上述第1存儲單元組的區(qū)的情況下，在所選控制柵線上施加比電源電位還高的編程用高電位，在非選擇的控制柵線上施加上述電源電位或者在讀動作時賦予非選擇的控制柵線的讀電位。36.如權(quán)利要求35所述的非易失性半導體存儲器，其特征在于上述第2存儲單元組，是串聯(lián)連接上述多個存儲單元的NAND單元，以及，并聯(lián)連接上述多個存儲單元的AND單元，以及，并聯(lián)連接上述多個存儲單元的DINOR單元中的1個。37.如權(quán)利要求35所述的非易失性半導體存儲器，還包括裝置(17)，在上述存儲單元陣列中，當對連接在所選控制柵線上的1頁份的存儲單元s中所選存儲單元s進行數(shù)據(jù)變更的情況下，將上述1頁份的存儲單元s的數(shù)據(jù)讀出到上述讀出放大器中，在上述讀出放大器中對在上述1頁份的數(shù)據(jù)中與上述所選存儲單元s對應(yīng)的數(shù)據(jù)進行數(shù)據(jù)改寫，消除上述1頁份的存儲單元s的數(shù)據(jù)，將上述讀出放大器的數(shù)據(jù)編程在上述1頁份的存儲單元s中。38.如權(quán)利要求37所述的非易失性半導體存儲器，其特征在于與上述所選存儲單元s對應(yīng)的數(shù)據(jù)，是頁數(shù)據(jù)以及字節(jié)數(shù)據(jù)中的一方。39.如權(quán)利要求35所述的非易失性半導體存儲器，其特征在于上述裝置，在上述編程動作時，在向上述所選控制柵線和上述非選擇的控制柵線施加上述電源電位或者上述讀電位之后，只將上述所選控制柵線的電位提升到上述編程用的高電位。40.如權(quán)利要求3、8、10、19、21、32或者37所述的非易失性半導體存儲器，其特征在于上述數(shù)據(jù)的變更動作，由消除動作和編程動作構(gòu)成，上述編程動作，由熱電子現(xiàn)象或者FN隧道現(xiàn)象進行，上述消除動作，由FN隧道現(xiàn)象進行。全文摘要存儲單元陣列,具有由1個存儲單元和夾著其的2個選擇晶體管構(gòu)成的單元。在1個區(qū)上,由連接在1條控制柵線CGL上的存儲單元構(gòu)成1頁。在位線BLi上,連接具有閂鎖功能的讀出放大器。首先,將1頁份的存儲單元的數(shù)據(jù)讀出到讀出放大器,在讀出放大器中改寫數(shù)據(jù),在進行頁消除之后,將讀出放大器的數(shù)據(jù)編程在1頁份的存儲單元上。通過在讀出放大器中改寫數(shù)據(jù),就可以進行頁單位或者字節(jié)單位的數(shù)據(jù)改寫。文檔編號H01L29/792GK1260593SQ99118829公開日2000年7月19日申請日期1999年9月10日優(yōu)先權(quán)日1998年9月10日發(fā)明者作井康司,宮本順一申請人:株式會社東芝