專利名稱：堆疊柵極存儲(chǔ)單元的結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)單元(memory cell)的結(jié)構(gòu)，且特別涉及一種存儲(chǔ)單元的結(jié)構(gòu)及其制造方法，其不僅具有接近于電可擦可編程只讀存儲(chǔ)器(Electrically Erasable Programming Read Only Memory；EEPROM)的保留時(shí)間(retention time)，而且具有接近于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic RandomAccessMemory；DRAM)的編程與擦除的時(shí)間。
DRAM單元和DRAM陣列(DRAM arrays)的結(jié)構(gòu)和制造方法是已知的技術(shù)。參照

圖1a，公知的高密度存儲(chǔ)單元的結(jié)構(gòu)是由一用來(lái)控制電荷開(kāi)與關(guān)的晶體管M1，以及用來(lái)存儲(chǔ)電荷的蓄電電容C所組成。參照?qǐng)D1b，晶體管M1是在一個(gè)三重阱(well)中所制造的NOMS。在一P型襯基底10中形成一深N阱15。深N阱區(qū)15是在以硅區(qū)域氧化法(Local Oxidation Of theSilicon；LOCOS)形成絕緣襯底25時(shí)，以開(kāi)口的型式形成。在N阱15中形成一淺的P阱20。NMOS晶體管M1的柵極35是以導(dǎo)電材料形成，例如在一絕緣柵極氧化層32上配置多晶硅材料，并且用以限定在NMOS晶體管M1中，漏極30和源極40之間的溝道區(qū)。
介電層50位于晶體管M1中N+漏極30之上，在介電層50上配置與襯底的偏壓(biasing voltage)源相連接的導(dǎo)電金屬45而形成電容C。電容C見(jiàn)圖示說(shuō)明。特殊結(jié)構(gòu)的電容C，見(jiàn)“The Evolution Of DRAM CellTechnology”by B.El-Kareh et al.,Solid State Technology,May 1997,pp.89-101。為了維持一存儲(chǔ)單元的最小存儲(chǔ)靜電容量(storage capacitance)在約30-40fF，故需要復(fù)雜的半導(dǎo)體工藝以改良這些DRAM單元結(jié)構(gòu)。
根據(jù)前文所述，使用PMOS晶體管的DRAM單元，可依相反的極性和操作來(lái)達(dá)成。
通常，對(duì)深N阱15施加電力供應(yīng)電壓源(power supply voltagesource)Vcc(即芯片上的最高電位)。對(duì)P阱20施以襯底偏壓源(substrate biasingvoltage source)Vss(即芯片上的最低電壓)。襯底偏壓源Vss可以低于接地電壓(即負(fù)的電位)，因而減小通過(guò)晶體管M1的漏電電流(leakage current)。蓄電電容C中有電荷存在是邏輯“1”，沒(méi)有電荷則是邏輯“0”。蓄電電容C與晶體管M1中N+漏極30相連接，N+源極40則與位線Vbit相連接，位線則控制DRAM單元的讀與寫(xiě)。MOS晶體管M1的柵極與字線Vword相連接，用以控制DRAM單元的選取。
由可擦可編程只讀存儲(chǔ)器(Erasable Programming Read Only Memory；EPROM)或閃爍存儲(chǔ)單元(flash memory cells)(如同DRAM單元一樣)的制造與結(jié)構(gòu)是已知的技術(shù)。見(jiàn)圖2a,EPROM或閃爍存儲(chǔ)單元是在一MOS晶體管M1上組合而成。晶體管M1的柵極與電容C的下極板(bottom plate)耦合，而且也與電容的溝道Cch耦合。MOS晶體管M1和電容C的柵極是由一浮柵(floating gate)構(gòu)成。
電容C的上極板(top plate)與字線的控制電壓源(control voltagesource)Vword相連接。電容C的上極板是做為MOS晶體管M1的控制柵(controlgate)。浮柵(即MOS晶體管M1的柵極)的電位可簡(jiǎn)單的表示為Vfg=Vword+C/(C+Cch)=V+γ其中，γ是控制柵的耦合率(coupling ratio)。
閃爍存儲(chǔ)單元與EPROM單元類似，但是閃爍存儲(chǔ)單元具有一薄的隧穿氧化層(tunneling oxide)，故可以進(jìn)行電擦除(electrically erased)。
見(jiàn)圖2b，圖2b是公知的EPROM或閃爍存儲(chǔ)單元的正面示意圖。在一P型襯底110中形成EPROM或閃爍存儲(chǔ)單元。深N阱區(qū)115是在以硅區(qū)域氧化法形成LOCOS絕緣層125時(shí)，以開(kāi)口的型式形成。在深N阱區(qū)115內(nèi)形成一較淺的P阱120。在P阱120內(nèi)形成一N+漏極130和N+源極140。
在襯底110的表面上成長(zhǎng)一層較薄的柵極氧化層132。通常，閃爍存儲(chǔ)單元的薄柵極氧化層132的厚度約為90-120埃，而EPROM的薄柵極氧化層132的厚度則約為150-250埃。閃爍存儲(chǔ)器的薄柵極氧化層132在擦除循環(huán)時(shí)，會(huì)促進(jìn)電子隧穿通過(guò)薄柵極氧化層132，并且在下文中將以隧穿氧化層稱之。在漏極130和源極140間的溝道區(qū)137上面的柵極氧化層132表面上形成一多晶硅浮柵135。在浮柵135上配置一多晶硅層之間的介電層134，用來(lái)將浮柵135和作為控制柵139的第二層多晶硅層分開(kāi)。
在P型襯底110內(nèi)施以P+的擴(kuò)散，用以自一接點(diǎn)(terminal)提供一低電阻通路至P型襯底110。此一接點(diǎn)與一襯底電壓產(chǎn)生器(substrate voltagegenerator)Vss相接。在EPROM或閃爍存儲(chǔ)器的多數(shù)應(yīng)用中，襯底電壓產(chǎn)生器Vss通常定為接地參考電位(0V)。
源極區(qū)140與一源極控制電壓產(chǎn)生器(source control voltage generator)Vs相接。控制柵139與字線控制電壓源Vword相接。N+漏極區(qū)130與位線電壓源Vbit相接。
根據(jù)傳統(tǒng)的操作，EPROM或閃爍存儲(chǔ)單元是由設(shè)定字線控制電壓源產(chǎn)生器Vword于較高的負(fù)電壓(-10V)而進(jìn)行編程。位線控制電壓產(chǎn)生器Vbit則設(shè)定在較高的正電壓(6V)。源極控制電壓產(chǎn)生器Vs設(shè)定在接地參考電位(0V)。
以上述的電壓，在接近漏極130處的溝道137中會(huì)產(chǎn)生熱電子(hotelectrons)，這些熱電子具有足夠的能量，且被加速而穿越隧穿氧化層，并且被阻陷于浮柵中。被阻陷的電子將造成存儲(chǔ)單元的閾值電壓(threshold voltage)相對(duì)于存儲(chǔ)單元的控制柵增加3-5伏特。此一因被阻陷的熱電子而引起的閾值電壓變化，將造成編程。此一編程的方法，通常稱為“溝道熱電子”編程。
另一編程的方法稱為Fowler-Nordheim隧穿效應(yīng)，由設(shè)定字線控制電壓產(chǎn)生器Vword于較高的正電壓(15V)。位線控制電壓產(chǎn)生器Vbit與源極控制電壓產(chǎn)生器Vs則設(shè)定在接地參考電位(0V)。如此將在穿越隧穿氧化層132處造成一電場(chǎng)，其大小約為10MV/cm。此時(shí)將造成電子自漏極130、源極140和溝道137隧穿至浮柵135。這些熱電子將造成存儲(chǔ)單元的閾值電壓增加至大于電源電壓(Vcc)。通常，F(xiàn)owler-Nordheim隧穿效應(yīng)的時(shí)間大于1msec。
見(jiàn)圖2b，EPROM或閃爍存儲(chǔ)單元是由字線控制電壓產(chǎn)生器Vword產(chǎn)生一正電壓(約等于Vcc)而進(jìn)行電擦除。源極控制電壓產(chǎn)生器Vs則設(shè)定在負(fù)的電源電壓(-Vcc)。此狀況下，在靠近源極140和浮柵重疊區(qū)142的越過(guò)隧穿氧化層132處會(huì)發(fā)展出一強(qiáng)電場(chǎng)。由Fowler-Nordheim隧穿效應(yīng)的機(jī)構(gòu)，此電場(chǎng)將造成浮柵的電子引導(dǎo)至源極140。
EPROM單元是由將單元陣列暴露于紫外線而進(jìn)行擦除。暴露的時(shí)間要足夠，使出現(xiàn)在浮柵135中的電子從紫外線光子獲得足夠的能量才能從浮柵135中脫逃。
DRAM單元的編程和擦除時(shí)間，約在10-7sec左右，且數(shù)據(jù)保留時(shí)間約在100-1000msec左右。經(jīng)過(guò)此段時(shí)間后，假使數(shù)據(jù)未被再更新(refreshed)或恢復(fù)(restored)，則來(lái)自圖1a中電容C遺漏的電流，將大到足以引起數(shù)據(jù)的流失。另一方面，EPROM或閃爍存儲(chǔ)單元的編程和擦除時(shí)間，約在10msec左右，且數(shù)據(jù)保留時(shí)間約在10年左右。目前的科技潮流使隧穿氧化層越來(lái)越薄，而隧穿氧化層內(nèi)的漏電電流則會(huì)造成保留時(shí)間的減少。
U.S.Patent 5,598,367(Noble)中指出一種二元件的非易失性存儲(chǔ)單元。此存儲(chǔ)單元包括一系列平面的FET與垂直的FET。垂直的FET的浮柵是標(biāo)準(zhǔn)溝道電容(如B.El-Kareh et al.所描述)的溝道導(dǎo)體(trench conductor)?？刂茤诺墓δ軇t經(jīng)隱埋的N阱執(zhí)行。而存儲(chǔ)單元的讀取是與由檢測(cè)垂直的FET的VT完成。
U.S.Patent 5,389,567(Acovic et al.)中指出一種晶體管非易失性的DRAM單元，此DRAM單元具有一兩層的浮柵，當(dāng)電源中斷時(shí)，蓄電電容的內(nèi)容物可轉(zhuǎn)移至浮柵。
經(jīng)由一隧穿氧化層將第一層的浮柵和蓄電電容的存儲(chǔ)節(jié)(storage node)分離，造成浮柵與蓄電電容間的電子隧穿現(xiàn)象。
DRAM單元具有四種操作型式(1)DRMA(2)轉(zhuǎn)移(transfer)(3)非易失性存儲(chǔ)(4)再調(diào)(recall)/擦除。當(dāng)電源中斷時(shí)，DRAM單元進(jìn)入轉(zhuǎn)移型式，且信息自電荷存儲(chǔ)節(jié)轉(zhuǎn)移至浮柵。當(dāng)電源移除時(shí)，DRAM單元以非易失性的方式操作。一旦電源重建后，數(shù)據(jù)被再調(diào)且在存儲(chǔ)節(jié)上被取代，而浮柵則被擦除。
因此，本發(fā)明的第一個(gè)目的是提供一堆疊柵極存儲(chǔ)單元，而此堆疊柵極存儲(chǔ)單元具有約與EPROM與閃爍存儲(chǔ)單元相等的保留時(shí)間。
本發(fā)明的第二個(gè)目的是提供一堆疊柵極存儲(chǔ)單元，而此堆疊柵極存儲(chǔ)單元具有約與DRAM單元相等的編程與擦除時(shí)間。
為達(dá)到本發(fā)明的上述與其他目的，提出一種堆疊柵極存儲(chǔ)單元的結(jié)構(gòu)及其制造方法，包括先在半導(dǎo)體襯底上形成一堆疊柵極存儲(chǔ)單元。在半導(dǎo)體襯底內(nèi)注入一深擴(kuò)散阱(diffusion well)。接著，在深擴(kuò)散阱內(nèi)注入一第二導(dǎo)電型的第二擴(kuò)散阱。在第二擴(kuò)散阱中，由注入相隔一溝道距離的一漏極和一源極，而形成一MOS晶體管。此源極將局限在第二擴(kuò)散阱中。在源極和漏極間溝道區(qū)的半導(dǎo)體襯底的上表面上配置一隧穿氧化層。溝道長(zhǎng)是指溝道區(qū)的長(zhǎng)度。在溝道區(qū)上面的隧穿氧化層上，配置一第一多晶硅材料的柵極。
然后，在半導(dǎo)體襯底的表面上配置一絕緣層。此絕緣層具有多個(gè)開(kāi)口，以和第二擴(kuò)散阱、源極擴(kuò)散、漏極擴(kuò)散和柵極相連接。
在絕緣層表面上的MOS晶體管的上面形成一堆疊電容。此堆疊電容具有一以第二多晶硅材料的在絕緣層上淀積而成的第一極板，且由一短路插塞(shorting plug)經(jīng)過(guò)絕緣層中的開(kāi)口而與柵極相連接。此柵極和第一極板將形成MOS晶體管的浮柵。在第一極板上配置一電容介電層；在電容介電層上配置一第三多晶硅材料的第二極板。此第二極板將形成MOS晶體管的控制柵。
源極和第二擴(kuò)散阱與一源極控制電壓產(chǎn)生器相連接。漏極與一位線電壓產(chǎn)生器相連接，而做為MOS晶體管的控制柵的電容上極板則與字線電壓產(chǎn)生器相連接。深N阱擴(kuò)散和深擴(kuò)散電壓產(chǎn)生器相連接。源極控制電壓產(chǎn)生器、位線電壓產(chǎn)生器、字線電壓產(chǎn)生器和深擴(kuò)散電壓產(chǎn)生器，將被調(diào)整而用來(lái)控制堆疊柵極存儲(chǔ)單元內(nèi)數(shù)字?jǐn)?shù)據(jù)的編程、擦除與傳感(sensing)。
多個(gè)堆疊柵極存儲(chǔ)單元將以列與行的陣列被安排，且經(jīng)由源極控制電壓產(chǎn)生器、位線電壓產(chǎn)生器、字線電壓產(chǎn)生器和深擴(kuò)散電壓產(chǎn)生器、傳感放大器與外圍電路(peripheral circuitry)形成一集成電路存儲(chǔ)器。傳感放大器將會(huì)傳感存在于堆疊柵極存儲(chǔ)單元內(nèi)的數(shù)字?jǐn)?shù)據(jù)。外圍電路則控制源極控制電壓產(chǎn)生器、位線電壓產(chǎn)生器、字線電壓產(chǎn)生器和深擴(kuò)散電壓產(chǎn)生器與傳感放大器。
為使本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明。
圖1a和圖1b分別是公知DRAM的電路圖和剖面示意圖；圖2a和圖2b分別是公知閃爍EEPROM的電路圖和剖面示意圖；圖3a是根據(jù)本發(fā)明的一較佳實(shí)施例，一種堆疊柵極存儲(chǔ)單元的上視示意圖；圖3b是根據(jù)本發(fā)明的較佳實(shí)施例，一種堆疊柵極存儲(chǔ)單元，沿圖3a中3B-3B′線的剖面示意圖；圖3c是根據(jù)本發(fā)明的較佳實(shí)施例，一種堆疊柵極存儲(chǔ)單元，沿圖3a中3C-3C′線的剖面示意圖；圖3d是根據(jù)本發(fā)明的較佳實(shí)施例，一種堆疊柵極存儲(chǔ)單元的電路圖；圖4是根據(jù)本發(fā)明的較佳實(shí)施例，一種堆疊柵極存儲(chǔ)單元陣列的電路圖；圖5a是根據(jù)本發(fā)明的較佳實(shí)施例，當(dāng)進(jìn)行邏輯值“1”的編程時(shí)，一種堆疊柵極存儲(chǔ)單元的剖面示意圖；圖5b是根據(jù)本發(fā)明的較佳實(shí)施例，當(dāng)進(jìn)行邏輯值“1”的編程時(shí)，一種堆疊柵極存儲(chǔ)單元的電路圖；圖6a是根據(jù)本發(fā)明的較佳實(shí)施例，當(dāng)進(jìn)行擦除操作時(shí)，一種堆疊柵極存儲(chǔ)單元的剖面示意圖；圖6b是根據(jù)本發(fā)明的較佳實(shí)施例，當(dāng)進(jìn)行擦除操作時(shí)，一種堆疊柵極存儲(chǔ)單元陣列的電路圖；以及圖7a和圖7b是根據(jù)本發(fā)明的較佳實(shí)施例，一種堆疊柵極存儲(chǔ)單元的編程與擦除周期的時(shí)間控制圖。
為了了解本發(fā)明的堆疊柵極存儲(chǔ)單元的結(jié)構(gòu)，參照?qǐng)D3a、圖3b、圖3c和圖3d。圖3a是繪示在半導(dǎo)體襯底表面上的三個(gè)堆疊柵極存儲(chǔ)單元的表面的上視圖。圖3b和圖3c是繪示單個(gè)堆疊柵極存儲(chǔ)單元分別沿圖3a中3B-3B′線與3C-3C′線的剖面示意圖。圖3d是繪示本發(fā)明的堆疊柵極存儲(chǔ)單元的電路圖。
在半導(dǎo)體襯底210的表面上成長(zhǎng)場(chǎng)氧化層220，并在場(chǎng)氧化層220開(kāi)口的部分限定三個(gè)堆疊柵極存儲(chǔ)單元的區(qū)域。在開(kāi)口內(nèi)注入一N型材料，以形成一深N阱210。然后，在深N阱210內(nèi)的一個(gè)區(qū)域，覆蓋掩模并且注入一P型材料而形成一P阱215。覆蓋P阱215內(nèi)的數(shù)個(gè)區(qū)域并且注入一N型材料，而形成一N+源極265和一N+漏極255。在鄰近N+源極265處的一個(gè)區(qū)域，覆蓋掩模并且注入一P型材料，而在P阱215中形成一P+接觸275。
在半導(dǎo)體襯底210的表面上，且于N+源極265和一N+漏極255之間的溝道260上面，成長(zhǎng)一絕緣材料層，例如二氧化硅或氧化的氮化硅。此絕緣材料層將形成堆疊柵極存儲(chǔ)單元的隧穿氧化層225。
在隧穿氧化層255上面淀積一第一第一多晶硅P1層而形成一柵極230。柵極230、N+源極265和N+漏極255構(gòu)成圖3d中的MOS晶體管M1。
在柵極230與在半導(dǎo)體襯底表面的殘余部分上面，淀積一絕緣層285，例如二氧化硅。在絕緣層285上，以光刻和氧化物蝕刻步驟形成數(shù)個(gè)接觸窗(指插塞的接觸窗)。淀積一第二多晶硅P2層且蝕刻而形成一插塞(P2插塞)235。在P2插塞235上形成一第三多晶硅P3層240。第三多晶硅P3層240將形成圖3d中電容C的下極板。
柵極230、P2插塞235和下極板240構(gòu)成堆疊柵極存儲(chǔ)單元的浮柵，并且將保留數(shù)字?jǐn)?shù)據(jù)所需的電荷存儲(chǔ)在堆疊柵極存儲(chǔ)單元中。
參照?qǐng)D3d，在第三多晶硅P3層240上淀積一薄的絕緣層，而形成電容C的電容介電層245。在電容介電層245上淀積一第四多晶硅P4層250。第四多晶硅P4層250將形成電容C的上極板，而上極板是存儲(chǔ)單元M1的控制柵。
將一深擴(kuò)散電壓產(chǎn)生器Vnw1與深N阱210相連接，以提供隔離堆疊柵極存儲(chǔ)單元和半導(dǎo)體襯底上其他電路所需的偏壓(voltage biasing)。深擴(kuò)散N阱210通常處于電力供應(yīng)電壓源(Vcc)的電平。
請(qǐng)參照?qǐng)D3c，P阱電壓產(chǎn)生器Vpw1與P阱215相連接。通過(guò)一金屬層270將P阱215和N+源極265固定在一起。P+接觸窗275、P阱215和N+源極265均與P阱電壓產(chǎn)生器Vpw1相連接(亦即Vs=Vpw1)。一堆疊柵極存儲(chǔ)單元陣列中的每一行均形成P阱215。P阱電壓產(chǎn)生器Vpw1能獨(dú)立地施加于堆疊柵極存儲(chǔ)單元陣列的每一行上。
N+漏極255與漏極控制電壓產(chǎn)生器Vd相連接。在本發(fā)明的堆疊柵極存儲(chǔ)單元的結(jié)構(gòu)中，是以位線電壓產(chǎn)生器Vbit做為漏極控制電壓產(chǎn)生器Vd，而與第四多晶硅P4層250相連接的是字線電壓產(chǎn)生器Vword。
對(duì)于本領(lǐng)域的技術(shù)人員而言，上述形成堆疊柵極存儲(chǔ)單元的工藝可以用來(lái)制作傳統(tǒng)的DRMA單元。事實(shí)上，可將此堆疊柵極存儲(chǔ)單元和傳統(tǒng)的DRMA單元，同時(shí)并入同一集成電路芯片中。
圖4是四個(gè)堆疊柵極存儲(chǔ)單元陣列的電路圖。堆疊柵極存儲(chǔ)單元11和12形成由字線電壓產(chǎn)生器Vword1控制的存儲(chǔ)單元的第一列，而堆疊柵極存儲(chǔ)單元21和22形成由字線電壓產(chǎn)生器Vword2控制的存儲(chǔ)單元的第二列。堆疊柵極存儲(chǔ)單元11和21形成由位線電壓產(chǎn)生器Vbit1控制的第一行，而堆疊柵極存儲(chǔ)單元12和22形成由位線電壓產(chǎn)生器Vbit2控制的第二行。
圖5a和圖5b是堆疊柵極存儲(chǔ)單元11進(jìn)行編程的圖。對(duì)存儲(chǔ)單元11進(jìn)行“1”的編程時(shí)(亦即將電子注入存儲(chǔ)單元11的浮柵內(nèi))，位線電壓產(chǎn)生器Vbit1設(shè)定在負(fù)電力供應(yīng)電壓源-Vcc的電平。字線電壓產(chǎn)生器Vword1設(shè)定在電力供應(yīng)電壓源+Vcc的電平。源極控制電壓產(chǎn)生器Vs也將設(shè)定在電力供應(yīng)電壓源-Vcc的電平。
將位線電壓產(chǎn)生器Vbit1和源極控制電壓產(chǎn)生器Vs改變置于電力供應(yīng)電壓源-Vcc的電平，則N+漏極255、N+源極265和P阱215的電壓電平將成為負(fù)的電力供應(yīng)電壓源。將字線電壓產(chǎn)生器Vword1設(shè)定在電力供應(yīng)電壓源+Vcc的電平，會(huì)使得第四多晶硅P4層250(電容C的上極板)被設(shè)定在電力供應(yīng)電壓源Vcc的電平。這些狀況將造成第四多晶硅P4層250和N+源極265間，以及N+漏極255和P阱215間電場(chǎng)的擴(kuò)大。此電場(chǎng)的擴(kuò)大將造成Fowler-Nordheim隧穿效應(yīng)，則使得電子e-經(jīng)由隧穿氧化層225流到浮柵230。當(dāng)位線電壓產(chǎn)生器Vbit1、字線電壓產(chǎn)生器Vword1和源極控制電壓產(chǎn)生器Vs回到接地參考電位(0V)的電平時(shí)，這些電子將阻陷于浮柵230內(nèi)。如此將造成圖3a中，存儲(chǔ)單元M1的閾值電壓VT的改變。當(dāng)進(jìn)行讀的操作時(shí)，閾值電壓VT的改變可在堆疊柵極存儲(chǔ)單元陣列外部，通過(guò)傳感放大器來(lái)檢測(cè)其為一邏輯值“1”。
對(duì)堆疊柵極存儲(chǔ)單元陣列進(jìn)行邏輯值“0”的編程，乃是對(duì)一單一存儲(chǔ)單元施以擦除。非易失性的術(shù)語(yǔ)“編程”是指一種將電子放入浮柵的方法。“擦除”是指一種將電子自浮柵移除的方法。通過(guò)編程與擦除而分別完成“寫(xiě)入”邏輯值“1”或“0”。對(duì)典型的閃爍存儲(chǔ)器或EPROM而言，首先對(duì)整個(gè)陣列進(jìn)行擦除而成為邏輯值“0”，接著只對(duì)陣列進(jìn)行“寫(xiě)入”或“編程”，邏輯值“1”。對(duì)EEPROM而言，單一存儲(chǔ)單元具有個(gè)別的編程和擦除能力，每一存儲(chǔ)單元分開(kāi)進(jìn)行邏輯值“1”與邏輯值“0”的寫(xiě)入。
非易失的存儲(chǔ)單元是由設(shè)定位線電壓產(chǎn)生器Vbit1、字線電壓產(chǎn)生器Vword1和源極控制電壓產(chǎn)生器Vs電平的組合，以抑制非選擇的存儲(chǔ)單元進(jìn)行編程，而每一存儲(chǔ)單元可由表1中所設(shè)定的任一電壓來(lái)抑制一非選擇的存儲(chǔ)單元進(jìn)行編程。
表1
對(duì)堆疊柵極存儲(chǔ)單元的整個(gè)列進(jìn)行編程時(shí)，與列方向相接的字線電壓產(chǎn)生器Vword被置于電力供應(yīng)電壓源Vcc的電平。與每一列方向存儲(chǔ)單元相連的位線電壓產(chǎn)生器Vbit和源極控制電壓產(chǎn)生器Vs，如果存儲(chǔ)單元進(jìn)行編程為邏輯值“1”，則被置于負(fù)電力供應(yīng)電壓源-Vcc的電平；如果存儲(chǔ)單元進(jìn)行編程為邏輯值“0”，則被安置于接地參考電位(0V)的電平。另一方面，進(jìn)行整個(gè)行方向的編程，是通過(guò)將行方向的位線電壓產(chǎn)生器Vbit，以及將每一行方向存儲(chǔ)單元的源極控制電壓產(chǎn)生器置于負(fù)電力供應(yīng)電壓源-Vcc的電平。在行方向內(nèi)每一存儲(chǔ)單元的字線電壓產(chǎn)生器，將被置于電力供應(yīng)電壓源Vcc的層次，以進(jìn)行編程為邏輯值“1”，或是置于接地參考電位的電平，以進(jìn)行編程為邏輯值“0”。
圖6a和圖6b用以說(shuō)明自浮柵擦除一存儲(chǔ)單元或移除任一電荷。移除堆疊柵極存儲(chǔ)單元11時(shí)，字線電壓產(chǎn)生器Vword1被置于負(fù)電力供應(yīng)電壓源-Vcc的電平。位線電壓產(chǎn)生器Vbit1和源極控制電壓產(chǎn)生器VS11將設(shè)置于電力供應(yīng)電壓源(Vcc)的電平。位線電壓產(chǎn)生器Vbit1、字線電壓產(chǎn)生器Vword1和源極控制電壓產(chǎn)生器VS11的設(shè)置，將在第四多晶硅P4層250(電容C上的上極板)和N+漏極255間，以及N+源極265和P阱215間建立一電場(chǎng)。經(jīng)過(guò)隧穿氧化層225的電場(chǎng)將迫使電子e阻陷于浮柵230中，由Fowler-Nordheim隧穿效應(yīng)，經(jīng)隧穿氧化層255轉(zhuǎn)移至N+漏極255、N+源極265和P阱215。因此，消除任何阻陷于浮柵230中的電子e。自浮柵230中移除阻陷的電子e，將重建存儲(chǔ)單元M1的閾值電壓VT。
未被擦除的存儲(chǔ)單元將具有其各自的位線電壓產(chǎn)生器Vbit、字線電壓產(chǎn)生器Vword和源極控制電壓產(chǎn)生器VS，且按照表2的電壓電平來(lái)設(shè)定。
表2
這些電壓電平將確保未被擦除的存儲(chǔ)單元在隧穿氧化層內(nèi)的電場(chǎng)不足以引發(fā)Fowler-Nordheim隧穿效應(yīng)。
整個(gè)存儲(chǔ)單元的列方向進(jìn)行擦除，是將列方向的字線電壓產(chǎn)生器Vword置于負(fù)電力供應(yīng)電壓源-Vcc的電平，而位線電壓產(chǎn)生器Vbit和源極控制電壓產(chǎn)生器VS與列方向的每一存儲(chǔ)單元相連接，且在電力供應(yīng)電壓源Vcc的電平進(jìn)行擦除。
另一方面，在整個(gè)行方向進(jìn)行擦除，是將與行方向的每一存儲(chǔ)單元相連的全部字線電壓產(chǎn)生器Vword置于負(fù)電力供應(yīng)電壓源-Vcc的電平，而行方向的位線電壓產(chǎn)生器Vbit和源極控制電壓產(chǎn)生器Vs，將被設(shè)定于電力供應(yīng)電壓源Vcc的電平以進(jìn)行擦除。就各個(gè)存儲(chǔ)單元而言，行方向的存儲(chǔ)單元將以上述的方式進(jìn)行擦除。
整個(gè)陣列進(jìn)行擦除，是將字線電壓產(chǎn)生器Vword置于負(fù)電力供應(yīng)電壓源-Vcc的電平。全部的位線電壓產(chǎn)生器Vbit和全部的源極控制電壓產(chǎn)生器VS將被設(shè)定于電力供應(yīng)電壓源Vcc的電平。就各別的存儲(chǔ)單元而言，整個(gè)陣列將以上述的方式進(jìn)行擦除。
參照?qǐng)D4，存儲(chǔ)在堆疊柵極存儲(chǔ)單元陣列內(nèi)的數(shù)字?jǐn)?shù)據(jù)將以源極控制電壓產(chǎn)生器VS11被設(shè)置于電壓0V的電平而完成讀取。字線電壓產(chǎn)生器Vword1被置于電力供應(yīng)電壓源Vcc的電平，且位線電壓產(chǎn)生器將被預(yù)先充電，以達(dá)到電力供應(yīng)電壓源Vcc的一半Vcc/2的電平。
假如堆疊柵極存儲(chǔ)單元11被擦除或編程而成為邏輯值“0”，則存儲(chǔ)單元的閾值電壓VT將低到足以使MOS晶體管M1導(dǎo)通。此時(shí)以連接到位線的傳感放大器(圖中未顯示)進(jìn)行傳感，而成為邏輯值“0”。然而，假如堆疊柵極存儲(chǔ)單元11被編程而成為邏輯值“1”，則存儲(chǔ)單元的閾值電壓VT將高到足以使MOS晶體管M1不導(dǎo)通。此狀況下，位線所呈現(xiàn)的電壓Vcc/2不會(huì)改變，連接到位線的傳感放大器進(jìn)行傳感，而成為邏輯值“1”。
控制位線電壓產(chǎn)生器Vbit、字線電壓產(chǎn)生器Vword、源極控制電壓產(chǎn)生器Vs和傳感放大器的設(shè)定值，是經(jīng)由連接至堆疊柵極存儲(chǔ)陣列之外的外圍電路執(zhí)行。
在“High Endurance ULtra-Thin Tunnel Oxide For DynamicMemory”,C.Wann and C.Hu.Proceedings of IEDM,IEEE,1995,p.867,一文中曾提到，當(dāng)存儲(chǔ)單元在編程和擦除時(shí)，超薄氧化層將引起非?？焖俚腇owler-Nordheim隧穿效應(yīng)。因此，如果本發(fā)明的隧穿氧化層的厚度約在60-70埃，則編程和擦除時(shí)間約在10ns至100ns之間。本發(fā)明的堆疊柵極存儲(chǔ)單元結(jié)構(gòu)與El-Kareh等人提出的類似，均因有大的靜電容量而具有高耦合率γ，其約為0.95。
控制柵耦合率γ定義為將控制柵至浮柵間的電容C除以由浮柵處所測(cè)得的總電容(Ctot)，其中Ctot=C+Cch+其他的離散靜電容量(stray capacitance)Cch是浮柵230與溝道260之間的靜電容量。所以耦合率是γ=C/Ctot=C/(C+Cch)在本發(fā)明的堆疊柵極存儲(chǔ)單元中，電容C的值約為30fF，且浮柵230與溝道260之間的靜電容量約為1fF。耦合率γ約為0.97。藉由對(duì)控制柵施加偏壓，大的耦合率γ會(huì)造成浮柵極電位的控制簡(jiǎn)單化。浮柵電位Vfg可以表示為Vfg=γVword+(1-γ)Vpw1+Q/Ctot≈Vword+Q/Ctot其中Q是浮柵上的凈電荷(net electron charge)如果在浮柵上有負(fù)電荷存在，則Vfg≌VT。字線控制電壓產(chǎn)生器Vword的閾值電壓是Vword=VT+C/Ctot上述的薄的隧穿氧化層(約60-70埃)在5V的Vcc操作電壓下，厚度將薄到足以避免長(zhǎng)時(shí)間(大于一個(gè)月)的數(shù)據(jù)保留。
在本發(fā)明的堆疊柵極存儲(chǔ)單元中隧穿氧化層的設(shè)計(jì)，將提供與一EEPROM相同的長(zhǎng)保留時(shí)間與較長(zhǎng)編程和擦除時(shí)間的結(jié)構(gòu)。或是與一DRAM相同功能的較短保留時(shí)間，但欲較快的編程和擦除時(shí)間。其保留時(shí)間比EEPROM(約10年)短，但欲比DRAM(約200ms)長(zhǎng)。DRAM與EEPROM相似，對(duì)數(shù)據(jù)存儲(chǔ)的應(yīng)用很有用，其于低功率應(yīng)用時(shí)具有罕見(jiàn)的寫(xiě)入操作。甚至在缺少電力供應(yīng)電壓源的短期間(約1個(gè)月)內(nèi)，其存儲(chǔ)的數(shù)據(jù)仍為非易失性的。
圖7a和圖7b是根據(jù)本發(fā)明的一較佳實(shí)施例的一種堆疊柵極存儲(chǔ)單元的編程操作與擦除操作的時(shí)間控制圖。首先參照?qǐng)D7a，在編程操作開(kāi)始時(shí)，使源極控制電壓產(chǎn)生器Vs和P阱擴(kuò)散電壓產(chǎn)生器Vpw1成為負(fù)電力供應(yīng)電壓源-Vcc的電壓電平，而且同時(shí)使位線電壓產(chǎn)生器Vbit成為負(fù)電力供應(yīng)電壓源-Vcc的電壓電平。使字線電壓產(chǎn)生器Vword成為電力供應(yīng)電壓源的電平。一旦溝道被反轉(zhuǎn)，即當(dāng)源極控制電壓產(chǎn)生器Vs和P阱電壓產(chǎn)生器Vpw1成為負(fù)電力供應(yīng)電壓源-Vcc的電壓電平，且字線電壓產(chǎn)生器Vword成為電力供應(yīng)電壓源的電平時(shí)，則位線電壓產(chǎn)生器Vbit將成為高阻抗?fàn)顟B(tài)。
當(dāng)隧穿氧化層的厚度較厚(約100埃)時(shí)，堆疊柵極存儲(chǔ)單元編程的時(shí)間將大于10msec。但當(dāng)隧穿氧化層的厚度較薄時(shí)，約60-70埃，堆疊柵極存儲(chǔ)單元編程的時(shí)間將小于10nsec。
參照?qǐng)D7b，擦除操作的進(jìn)行是在編程操作開(kāi)始時(shí)，使源極控制電壓產(chǎn)生器Vs和P阱電壓產(chǎn)生器Vpw1成為電力供應(yīng)電壓源Vcc的電壓電平，而且同時(shí)使位線電壓產(chǎn)生器Vbit成為電力供應(yīng)電壓源-Vcc的電壓電平；使字線電壓產(chǎn)生器Vword成為負(fù)電力供應(yīng)電壓源-Vcc的電平。一旦源極控制電壓產(chǎn)生器Vs和P阱電壓產(chǎn)生器Vpw1成為電力供應(yīng)電壓源Vcc時(shí)，位線電壓產(chǎn)生器Vbit將成為高阻抗?fàn)顟B(tài)。對(duì)P阱和位線接合面施加輕微的正向偏壓，因此可以將位線電壓源Vbit箝制在電力供應(yīng)電壓源Vcc的電平。
雖然本發(fā)明已以一較佳實(shí)施例揭露如上，但其并非用以限定本發(fā)明，任何本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以專利要求書(shū)所限定的范圍為準(zhǔn)。
權(quán)利要求
1．一種堆疊柵極存儲(chǔ)單元的結(jié)構(gòu)，包括第一導(dǎo)電型的一深擴(kuò)散阱，注入在一半導(dǎo)體襯底中，且該深擴(kuò)散阱與一深擴(kuò)散電壓產(chǎn)生器相連接；第二導(dǎo)電型的一第二擴(kuò)散阱，注入在該深擴(kuò)散阱內(nèi)；一MOS晶體管，包括一漏極區(qū)，以該第一導(dǎo)電型的材料注入在該第二擴(kuò)散阱中，且該漏極區(qū)與一位線電壓產(chǎn)生器相連接；一源極區(qū)，以該第二導(dǎo)電型的材料注入在該第二擴(kuò)散阱中，該源極區(qū)在距該漏極區(qū)一溝道長(zhǎng)的距離處，而局限于該第二擴(kuò)散阱，并且與一源極控制電壓產(chǎn)生器耦合；一隧穿氧化層，配置在一溝道區(qū)內(nèi)的該半導(dǎo)體襯底的一上表面上，該溝道長(zhǎng)是指在該漏極區(qū)與該源極區(qū)之間的該溝道區(qū)的長(zhǎng)度；以及第一多晶硅材料的一柵極，配置在該溝道區(qū)上面的該隧穿氧化層上；一絕緣層，配置在該半導(dǎo)體襯底的該表面上且具有多個(gè)開(kāi)口，該些開(kāi)口與第二擴(kuò)散阱、該源極區(qū)、該漏極區(qū)和該柵極相連接；以及一堆疊電容器包括第二多晶硅材料的一第一極板，淀積在該絕緣層上，該第一極板是由一短路插塞，穿過(guò)該絕緣層中的該些開(kāi)口中的一個(gè)開(kāi)口而與該柵極相連接，而該柵極和該第一極板將形成該MOS晶體管的一浮柵；一電容介電層，配置在該第一極板上；以及第三多晶硅材料的一第二極板，配置在該電容介電層上，該第二極板與一字線電壓產(chǎn)生器耦合，而該第二極板將形成該MOS晶體管的一控制柵。
2．如權(quán)利要求1所述的結(jié)構(gòu)，其中該堆疊柵極存儲(chǔ)單元的保留時(shí)間比一DRAM單元大很多。
3．如權(quán)利要求2所述的結(jié)構(gòu)，其中該保留時(shí)間約大于200ms。
4．如權(quán)利要求2所述的結(jié)構(gòu)，其中該保留時(shí)間比EEPROM單元的保留時(shí)間小。
5．如權(quán)利要求4所述的結(jié)構(gòu)，其中該保留時(shí)間約小于10年。
6．如權(quán)利要求1所述的結(jié)構(gòu)，其中編程時(shí)間約介于10ns和10ms之間。
7．如權(quán)利要求1所述的結(jié)構(gòu)，其中擦除時(shí)間約介于10ns和10ms之間。
8．如權(quán)利要求1所述的結(jié)構(gòu)，其中該深擴(kuò)散產(chǎn)生器是一電力供應(yīng)電壓源。
9．如權(quán)利要求1所述的結(jié)構(gòu)，其中該存儲(chǔ)單元是一DRAM單元。
10．如權(quán)利要求1所述的結(jié)構(gòu)，其中該存儲(chǔ)單元是一EEPROM單元。
11．如權(quán)利要求1所述的結(jié)構(gòu)，其中該存儲(chǔ)單元進(jìn)行編程而成為邏輯值“1”，是經(jīng)由將該位線電壓產(chǎn)生器配置于一負(fù)的電力供應(yīng)電壓源的一電平，將該字線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平，將該源極控制電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的該電平，以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
12．如權(quán)利要求1所述的結(jié)構(gòu)，其中該存儲(chǔ)單元進(jìn)行編程而成為邏輯值“0”，是經(jīng)由將該位線電壓產(chǎn)生器配置于一接地參考電位，將該字線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平，將該源極控制電壓產(chǎn)生器配置于該負(fù)的該電力供應(yīng)電壓源的該電平，以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
13．如權(quán)利要求1所述的結(jié)構(gòu)，其中該存儲(chǔ)單元進(jìn)行擦除是經(jīng)由將該字線產(chǎn)生器配置于該負(fù)的該電力供應(yīng)電壓源的該電平，將該位線產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平，將該源極控制電壓產(chǎn)生器配置于該負(fù)的該電力供應(yīng)電壓源的該電平，以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電壓。
14．如權(quán)利要求9所述的結(jié)構(gòu)，其中該隧穿氧化層的厚度約為60埃至70埃。
15．如權(quán)利要求10所述的結(jié)構(gòu)，其中該隧穿氧化層的厚度約為100埃。
16．如權(quán)利要求1所述的結(jié)構(gòu)，其中該存儲(chǔ)單元的耦合率約為0.95。
17．一種集成電路存儲(chǔ)器的結(jié)構(gòu)，包括多個(gè)堆疊柵極存儲(chǔ)單元，安排在一陣列中，該陣列為多個(gè)列和多個(gè)行，其中每一個(gè)堆疊柵極存儲(chǔ)單元包括第一導(dǎo)電型的一深擴(kuò)散阱，注入在一半導(dǎo)體襯底中；第二導(dǎo)電型的一第二擴(kuò)散阱，注入在該深擴(kuò)散阱內(nèi)；一MOS晶體管，包括一漏極區(qū)，以該第一導(dǎo)電型的材料注入在該第二擴(kuò)散阱中；一源極區(qū)，以該第二導(dǎo)電型的材料注入在該第二擴(kuò)散阱中，距該漏極擴(kuò)散區(qū)一溝道長(zhǎng)的距離處，且局限于該第二擴(kuò)散阱中；一隧穿氧化層，配置在一通道區(qū)內(nèi)的該半導(dǎo)體襯底的一上表面上，該通道長(zhǎng)是指在該漏極區(qū)與該源極區(qū)之間的該溝道區(qū)的長(zhǎng)度；以及第一多晶硅材料的一柵極，配置在該溝道區(qū)上面的隧穿氧化層上；一絕緣層，配置在該半導(dǎo)體襯底的表面上且具有多個(gè)開(kāi)口，該些開(kāi)口與第二擴(kuò)散阱、該源極區(qū)、該漏極區(qū)和該柵極相連接；以及一堆疊電容器，包括第二多晶硅材料的一第一極板，淀填在該絕緣層上，該第一極板是由一短路插塞，穿過(guò)該絕緣層中的該些開(kāi)口中之一個(gè)開(kāi)口而與該柵極相連接，其中該柵極和該第一極板將形成該MOS晶體管的一浮柵；一電容介電層，配置在該第一極板上；以及一第三多晶硅材料的一第二極板，配置在該電容介電層上，其中該第二極板將形成該MOS晶體管的一控制柵；多個(gè)字線電壓產(chǎn)生器，其中每一字線電壓產(chǎn)生器在該些堆疊柵極存儲(chǔ)單元的該些列中的一列方向上，與每一堆疊柵極存儲(chǔ)單元的每一堆疊電容的該第二極板耦合；多個(gè)位線電壓產(chǎn)生器，其中每一位線電壓產(chǎn)生器與每一堆疊柵極存儲(chǔ)單元的該漏極區(qū)耦合，而每一堆疊柵極存儲(chǔ)單元被安排在該些堆疊柵極存儲(chǔ)單元的該些行中的一行方向上；一深擴(kuò)散電壓產(chǎn)生器，與該些堆疊柵極存儲(chǔ)單元中的每一堆疊柵極存儲(chǔ)單元的每一深擴(kuò)散阱耦合；多個(gè)源極控制電壓產(chǎn)生器，其中每一個(gè)源極控制電壓產(chǎn)生器與該源極耦合，且與每一堆疊柵極存儲(chǔ)單元的該第二擴(kuò)散阱耦合，而每一堆疊柵極存儲(chǔ)單元被安排在該些堆疊柵極存儲(chǔ)單元的該些行中的一行方向上；多個(gè)傳感放大器，其中每一個(gè)傳感放大器與每一堆疊柵極存儲(chǔ)單元的該漏極區(qū)耦合，而每一堆疊柵極存儲(chǔ)單元被安排在該些堆疊柵極存儲(chǔ)單元的該些行中的一行方向上，且用以傳感被保留在該些堆疊柵極存儲(chǔ)單元之一單元中的數(shù)字?jǐn)?shù)據(jù)；以及多個(gè)外圍電路，該些外圍電路與該些字線電壓產(chǎn)生器、該些位線產(chǎn)生器、該深擴(kuò)散電壓產(chǎn)生器、該些源極控制電壓產(chǎn)生器，以及該些傳感放大器耦合，用來(lái)控制該些堆疊柵極存儲(chǔ)單元的編程、擦除和傳感。
18．如權(quán)利要求17所述的結(jié)構(gòu)，其中該堆疊柵極存儲(chǔ)單元的保留時(shí)間比一DRAM單元大很多。
19．如權(quán)利要求18所述的結(jié)構(gòu)，其中該保留時(shí)間約大于200ms。
20．如權(quán)利要求18所述的結(jié)構(gòu)，其中該保留時(shí)間比EEPROM單元的保留時(shí)間小。
21．如權(quán)利要求20所述的結(jié)構(gòu)，其中該保留時(shí)間約小于10年。
22．如權(quán)利要求17所述的結(jié)構(gòu)，其中編程時(shí)間約介于10ns和10ms之間。
23．如權(quán)利要求17所述的結(jié)構(gòu)，其中擦除時(shí)間約介于10ns和10ms之間。
24．如權(quán)利要求17所述的結(jié)構(gòu)，其中該深擴(kuò)散產(chǎn)生器為一電力供應(yīng)電壓源。
25．如權(quán)利要求17所述的結(jié)構(gòu)，其中該堆疊柵極存儲(chǔ)單元為一DRAM單元。
26．如權(quán)利要求17所述的結(jié)構(gòu)，其中該堆疊柵極存儲(chǔ)單元為一EEPROM單元。
27．如權(quán)利要求16所述的結(jié)構(gòu)，其中該堆疊柵極存儲(chǔ)單元進(jìn)行編程而成為邏輯值“1”，是由將該位線電壓產(chǎn)生器配置于一負(fù)的電力供應(yīng)電壓源的一電平，將該字線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平，將該源極控制電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的該電平，以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
28．如權(quán)利要求17所述的結(jié)構(gòu)，其中該堆疊柵極存儲(chǔ)單元進(jìn)行編程而成為邏輯值“0”，是由將該位線電壓產(chǎn)生器配置于一接地參考電位，將該字線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平，將該源極控制電壓產(chǎn)生器配置于該負(fù)的該電力供應(yīng)電壓源的該電平，以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
29．如權(quán)利要求17所述的結(jié)構(gòu)，其中該堆疊柵極存儲(chǔ)單元進(jìn)行擦除是由將該字線產(chǎn)生器配置于該負(fù)的該電力供應(yīng)電壓源的該電平，將該位線產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平，將該源極控制電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的該電平，以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
30．如權(quán)利要求25所述的結(jié)構(gòu)，其中該隧穿氧化層的厚度約為60埃至70埃。
31．如權(quán)利要求26所述的結(jié)構(gòu)，其中該隧穿氧化層的厚度約為100埃。
32．如權(quán)利要求16所述的結(jié)構(gòu)，其中該堆疊柵極存儲(chǔ)單元的耦合率約為0.95。
33．如權(quán)利要求16所述的結(jié)構(gòu)，其中該些堆疊柵極存儲(chǔ)單元中的一行進(jìn)行編程可同時(shí)將該位線電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的該電平，將該字線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平，則在該些堆疊柵極存儲(chǔ)單元中的該行中將進(jìn)行編程而成為邏輯值“1”，將該字線電壓產(chǎn)生器配置于該接地參考電位的電平，則在該些堆疊柵極存儲(chǔ)單元中的該行中將進(jìn)行編程而成為邏輯值“0”；將該源極控制電壓產(chǎn)生器配置在一負(fù)的該電力供應(yīng)電壓源的該電平；以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
34．如權(quán)利要求16所述的結(jié)構(gòu)，其中該些堆疊柵極存儲(chǔ)單元中的一列進(jìn)行編程，可同時(shí)將該位線電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源一電平，則在該些堆疊柵極存儲(chǔ)單元中的該行中將進(jìn)行編程而成為邏輯值“1”；將該位線電壓產(chǎn)生器配置于該接地參考電位的一電平，則在該些堆疊柵極存儲(chǔ)單元中的該行中將進(jìn)行編程而成為邏輯值“0”；將該字線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平；將該源極控制電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的該電平；以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
35．如權(quán)利要求16所述的結(jié)構(gòu)，其中該些堆疊柵極存儲(chǔ)單元中的一行進(jìn)行的擦除，可將全部的該些位線電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的一電平，且連接到該行中的該些堆疊柵極存儲(chǔ)單元；將該行的該位線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平；將該行中的全部的該些堆疊柵極存儲(chǔ)單元的該源極控制電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平；以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
36．如權(quán)利要求16所述的結(jié)構(gòu)，其中該些堆疊柵極存儲(chǔ)單元中的一列進(jìn)行的擦除可將該些位線電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的一電平，且連接到該列中的該些堆疊柵極存儲(chǔ)單元；將該些堆疊柵極存儲(chǔ)單元的全部的該些位線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平，且連接到該列；將全部的該些堆疊柵極存儲(chǔ)單元的該些源極控制電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平，且連接到該列；以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
37．如權(quán)利要求16所述的結(jié)構(gòu)，其中該些堆疊柵極存儲(chǔ)單元中的該陣列進(jìn)行的擦除可將該些堆疊柵極存儲(chǔ)單元陣列的全部的該些字線電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的一電平；將該陣列的全部的該些字線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平；將該陣列的全部的該些源極控制電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平；以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
38．一種堆疊柵極存儲(chǔ)單元的制造方法，其步驟包括(a)于一半導(dǎo)體襯底中注入一第一導(dǎo)電型的一深擴(kuò)散阱，且該深擴(kuò)散阱與一深擴(kuò)散電壓產(chǎn)生器相連接；(b)于該深擴(kuò)散阱內(nèi)注入第二導(dǎo)電型的一第二擴(kuò)散阱；(c)形成一MOS晶體管，其步驟包括在該第二擴(kuò)散阱中注入該第一導(dǎo)電型的一漏極區(qū)，且該漏極區(qū)與一位線電壓產(chǎn)生器相連接；在該第二擴(kuò)散阱中，距該漏極區(qū)一溝道長(zhǎng)的距離處，注入該第二導(dǎo)電型的一源極區(qū)，局限于該第二擴(kuò)散阱中，并且使該源極區(qū)與一源極控制電壓產(chǎn)生器耦合；在一溝道區(qū)內(nèi)的該半導(dǎo)體襯底的上表面上淀積一隧穿氧化層，其中該溝道長(zhǎng)是指在該漏極區(qū)與該源極區(qū)之間的該溝道區(qū)的長(zhǎng)度；以及在該溝道區(qū)上面的該隧穿氧化層上淀積第一多晶硅材料的一柵極；(d)在該半導(dǎo)體襯底的該表面上淀積一絕緣層且具有多個(gè)開(kāi)口，該些開(kāi)口與該第二擴(kuò)散阱、該源極區(qū)、該漏極區(qū)和該柵極相連接；以及(e)形成一堆疊電容器，其步驟包括在該絕緣層上淀積第二多晶硅材料的第一極板，該第一極板由一短路插塞穿過(guò)該絕緣層中的該些開(kāi)口中的一個(gè)開(kāi)口而與該柵極相連接，而該柵極和該第一極板將形成該MOS晶體管的一浮柵；在該第一極板上淀積一電容介電層；以及在該電容介電層上淀積第三多晶硅材料的第二極板，使該第二極板與一字線電壓產(chǎn)生器耦合，而該第二極板將形成該MOS晶體管的一控制柵。
39．如權(quán)利要求38所述的方法，其中該堆疊柵極存儲(chǔ)單元的保留時(shí)間比一DRAM單元大很多。
40．如權(quán)利要求39所述的方法，其中該保留時(shí)間約大于200ms。
41．如權(quán)利要求38所述的方法，其中該保留時(shí)間比EEPROM單元的保留時(shí)間小。
42．如權(quán)利要求41所述的方法，其中該保留時(shí)間約小于10年。
43．如權(quán)利要求38所述的方法，其中編程時(shí)間約介于10ns和10ms之間。
44．如權(quán)利要求38所述的方法，其中擦除時(shí)間約介于10ns和10ms之間。
45．如權(quán)利要求38所述的方法，其中該深擴(kuò)散產(chǎn)生器為一電力供應(yīng)電壓源。
46．如權(quán)利要求38所述的方法，其中該存儲(chǔ)單元為一DRAM單元。
47．如權(quán)利要求38所述的方法，其中該存儲(chǔ)單元為一EEPROM單元。
48．如權(quán)利要求38所述的方法，其中該存儲(chǔ)單元進(jìn)行編程而成為邏輯值“1”，是由將該位線電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的一電平，將該字線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平，將該源極控制電壓產(chǎn)生器配置于該負(fù)的該電力供應(yīng)電壓源的該電平，以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
49．如權(quán)利要求38所述的方法，其中該存儲(chǔ)單元進(jìn)行編程而成為邏輯值“0”，是由將該位線電壓產(chǎn)生器配置于一接地參考電位，將該字線電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平，將該源極控制電壓產(chǎn)生器配置于該負(fù)的該電力供應(yīng)電壓源的該電平，以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
50．如權(quán)利要求38所述的方法，其中該存儲(chǔ)單元進(jìn)行擦除是由將該字線產(chǎn)生器配置于該負(fù)的該電力供應(yīng)電壓源的該電平，將該位線產(chǎn)生器配置于該電力供應(yīng)電壓源的一電平，將該源極控制電壓產(chǎn)生器配置于一負(fù)的該電力供應(yīng)電壓源的該電平，以及將該深擴(kuò)散電壓產(chǎn)生器配置于該電力供應(yīng)電壓源的該電平。
51．如權(quán)利要求46所述的方法，其中該隧穿氧化層的厚度約為60埃至70埃。
52．如權(quán)利要求47所述的方法，其中該隧穿氧化層的厚度約為100埃。
53．如權(quán)利要求38所述的方法，其中該存儲(chǔ)單元的耦合率約為0.95。
全文摘要
一種堆疊柵極存儲(chǔ)單元的結(jié)構(gòu)及其制造方法,包括在半導(dǎo)體襯底中注入深擴(kuò)散阱;在其中注入第二擴(kuò)散阱;在第二擴(kuò)散阱中注入一源/漏極擴(kuò)散區(qū),形成金屬氧化物半導(dǎo)體晶體管。在源/漏極間的溝道區(qū)上的襯底的表面上,淀積隧穿氧化層。在溝道區(qū)上面的隧穿氧化層上淀積多晶硅柵極。在半導(dǎo)體襯底的表面上淀積絕緣層。在金屬氧化物半導(dǎo)體晶體管上形成堆疊電容器。
文檔編號(hào)H01L21/70GK1236996SQ9810931
公開(kāi)日1999年12月1日 申請(qǐng)日期1998年5月27日 優(yōu)先權(quán)日1998年5月27日
發(fā)明者季明華 申請(qǐng)人:世界先進(jìn)積體電路股份有限公司