專利名稱：集成電路的制造方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種集成電路的制造方法，特別是有關(guān)于金屬氧化物半導(dǎo)體場效應(yīng)晶本管(Metal-Oxide-Semiconductor Field Effect Transistor；MOSFET)中雙井區(qū)域(twin well)的微影對準(zhǔn)標(biāo)記(Photolithography alignment mark)的制造方法。
集成電路(IC)的制作，是利用微影技術(shù)將所設(shè)計(jì)的電路布圖(layout)的光罩圖案轉(zhuǎn)移到半導(dǎo)體晶片(semiconductor wafer)上。由于電路布圖中有許多不同的層次(layer)，如何將每一層次中的圖案，正確無誤地曝光在所設(shè)計(jì)的區(qū)域，就必須要靠每一層次的對準(zhǔn)標(biāo)記(alignment mark)。目前商業(yè)化重復(fù)曝光機(jī)(stepper)的對準(zhǔn)方式，共有兩種，如

圖1所示。一種是如圖1A所示，其主要是在晶片兩側(cè)各放一個(gè)對準(zhǔn)標(biāo)記(圖中的十字圖形)，如ASM公司即使用此法，所以以下敘述均簡稱為ASM法。另一種則是如圖1B所示，將對準(zhǔn)標(biāo)記放置在每一小切片(die)晶片之間的通道上，此種方法被日本Nikon公司所采用，因此以下敘述均簡稱為Nikon法。
此二種習(xí)知的對準(zhǔn)方式，均各有優(yōu)缺點(diǎn)，現(xiàn)針對其特性，討論如下ASM法此法的優(yōu)點(diǎn)是每片晶片(wafer)上，僅需對準(zhǔn)兩個(gè)全面性對準(zhǔn)標(biāo)記(Global Photolithographic Alignment Mark)，可節(jié)省對準(zhǔn)所費(fèi)的時(shí)間，提高生產(chǎn)線的產(chǎn)能(out put)。但其缺點(diǎn)為，需針對每一產(chǎn)品，多做一道第零層(Zero layer)的光罩，如此則將會增加生產(chǎn)成本。
(2)Nikon法此法的優(yōu)點(diǎn)是在各小切片(die)晶片的通道上均設(shè)有對準(zhǔn)標(biāo)記，以增加其對準(zhǔn)的精確度，但相對的缺點(diǎn)是，需花費(fèi)較長的時(shí)間量測十個(gè)對準(zhǔn)標(biāo)記區(qū)域(10 field)取其平均位置來對準(zhǔn)，如此則降低了生產(chǎn)線的產(chǎn)能，而且第一個(gè)層次必須經(jīng)由蝕刻(etching)的過程，否則以后的層次沒有對準(zhǔn)標(biāo)記可供對準(zhǔn)之用。
本發(fā)明的主要目的在于提供一種生產(chǎn)成本低，效率較高的具有雙井(t win well)區(qū)域的金氧半場效應(yīng)晶體管(MOSFET)的制造方法。其可同時(shí)包含ASM法與Nikon法對準(zhǔn)方式的優(yōu)點(diǎn)，以提高對后段制程的臨界范圍(Critical Dimension，CD)值的監(jiān)控，避免光學(xué)效應(yīng)對元件圖案(patterm)的影響。
本發(fā)明的另一目的在于提供一種具有二側(cè)對準(zhǔn)標(biāo)記的集成電路的制造方法。其中晶片上中央左右兩側(cè)僅各設(shè)置一個(gè)對準(zhǔn)標(biāo)記(Alignment mark)，可以節(jié)省對準(zhǔn)所需的時(shí)間，以增加生產(chǎn)的產(chǎn)量。
本發(fā)明的再一目的為提供一種雜質(zhì)分布較為均勻的具有雙井(twin well)區(qū)域的金氧半場效應(yīng)晶體管(MOSFET)的制造方法，分別于N型井區(qū)及P型井區(qū)先進(jìn)行離子布植(ion implant)，接著，再利用高溫回火技術(shù)，將N型井區(qū)及P型井區(qū)的雜質(zhì)進(jìn)行驅(qū)入的步驟，最后，再沉積一氮化硅層，如此則減少制造步驟，降低生產(chǎn)成本。
一種集成電路的制造方法，該集成電路的半導(dǎo)體基板內(nèi)的雙井區(qū)包括N型井區(qū)和P型井區(qū)，包括以下步驟(a)沉積一氧化層于半導(dǎo)體基板上；(b)在第零層上，利用N型井光罩，僅曝光并蝕刻所述氧化層在所述半導(dǎo)體基板左右兩側(cè)各形成對準(zhǔn)標(biāo)記；(c)將N型井區(qū)域用所述對準(zhǔn)標(biāo)記對準(zhǔn)；(d)覆蓋一層光阻劑遮蔽所述N型井以外的區(qū)域；(e)在所述硅基板內(nèi)，植入N型雜質(zhì)于所述的N型井區(qū)域；(f)去除步驟(d)的光阻劑；(g)將P型井區(qū)域用所述對準(zhǔn)標(biāo)記對準(zhǔn)；(h)覆蓋另一層光阻劑遮蔽所述P型井以外的區(qū)域；
(i)在所述硅基板內(nèi)，植入P型雜質(zhì)于所述的P型井區(qū)域；(j)去除步驟(h)的光阻劑；(k)高溫回火，將P型井及N型井內(nèi)的雜質(zhì)驅(qū)入；(1)在所述氧化層上沉積一氮化硅層；(m)覆蓋一光阻劑，并將氮化硅層用所述對準(zhǔn)標(biāo)記對準(zhǔn)。
所述的方法，其特征在于，在所述氮化硅層以下的集成電路制造步驟，依集成電路標(biāo)準(zhǔn)制造過程，回復(fù)到十個(gè)對準(zhǔn)標(biāo)記區(qū)域?qū)?zhǔn)方式。
所述的方法，其特征在于，所述植入N型雜質(zhì)是利用離子植入法布植磷離子，其離子布置能量介于150至170KeV之間，離子布置劑量介于8E12至1E13原子/平方公分之間。
所述的方法，其特征在于，在所述植入P型雜質(zhì)是利用離子植入法布植硼離子，其離子布植能量介于80至100KeV之間，離子布置劑量介于6.5E12至8.5E12原子/平方公分之間。
附圖簡要說明圖1為習(xí)知集成電路對準(zhǔn)標(biāo)記的放置方式。
圖2為本發(fā)明雙井區(qū)域制造中對準(zhǔn)標(biāo)記的放置方式。
圖3至圖8為本發(fā)明的實(shí)施例的制程剖面圖(process crosssection)。
請參閱圖2所示，為本發(fā)明第零層(Zero layer)對準(zhǔn)標(biāo)記的放置方式示意圖，其位置與前述ASM法相似，僅在晶片中央左右兩側(cè)各放置一個(gè)對準(zhǔn)標(biāo)記6，如圖2中的斜線部分，而且此對準(zhǔn)標(biāo)記是放置在N型井(N-well)的光罩上，不需要制作另一片第零層光罩，第零層之后的N型井(N-well)，p型井(P-well)及氮化硅(Nitride)三個(gè)層次制造中，均只對準(zhǔn)此二位置。
圖3為形成第零層對準(zhǔn)標(biāo)記的制程剖面圖。在P型半導(dǎo)體硅晶片2上，長出一層厚度為250埃的氧化層4，再于所述氧化層4上，涂布一層光阻劑5，再利用傳統(tǒng)的微影及蝕刻技術(shù)，僅曝光圖二中劃斜線的兩塊區(qū)域，即可形成如圖3中的全面對準(zhǔn)標(biāo)記6(global alignment mark)。
請?jiān)賲㈤唸D4所示，進(jìn)行N型井(N-well)區(qū)域的制程。先涂布另一層光阻劑7，曝光后遮住N型井以外的區(qū)域，然后進(jìn)行N型雜質(zhì)布植，所述的N型井區(qū)域8，是利用離子布植法，將磷(P31)離子植入硅晶片2中，其離子布植能量介于150到170KeV之間，而離子布植劑量介于8E12到1E13原子/平方公分之間，完成之后，即將光阻劑(7)去除。
接著，請參閱圖5，進(jìn)行P型井(P-well)區(qū)域的制造，其步驟為形成另一光阻圖案10，將P型井以外的區(qū)域蓋住，然后以硼(B11離子進(jìn)行離子布植以形成P型井的區(qū)域12。其離子布植能量介于80至100KeV之間，而其離子布植劑量介于6.5E12至8.5E12原子/平方公分之間。完成之后，即將光阻圖案10去除。
現(xiàn)在，請參閱圖6，為高溫回火(anneal)將所述的P型井及N型井區(qū)域中的雜質(zhì)進(jìn)行驅(qū)入(Drive in)的步驟。所述回火的處理是在高溫環(huán)境下進(jìn)行，回火之后，可使N型及P型雜質(zhì)的分布情形達(dá)到設(shè)計(jì)中的正確分布。
接著，請參閱圖7，其為進(jìn)行沉積氮化硅的步驟。所述氮化硅膜14是利用化學(xué)氣相沉積法(Chemical Vapor Deposition；CVD)，沉積于所述氧化層4上。
最后，請參閱圖8，此時(shí)再于其上涂布一層光阻劑16，并利用微影及蝕刻技術(shù)，將所述的氮化硅膜14制作出所需的圖案，且利用本發(fā)明的對準(zhǔn)方式將其對準(zhǔn)。
在氮化硅膜以下的金氧半晶體管制造中，其對準(zhǔn)方式因?yàn)榈枘?4經(jīng)過蝕刻后已有全面對準(zhǔn)記憶，則回復(fù)到前述Nikon法的取十個(gè)對準(zhǔn)標(biāo)記平均位置的對準(zhǔn)方式，以得到較好的精確度。
從本發(fā)明的實(shí)施例中，可知，本發(fā)明集成電路中雙井區(qū)的對準(zhǔn)方式具有下述效果第一，本發(fā)明可減少一塊第零層(Zero layer)光罩的制作，以降低了生產(chǎn)成本。
第二，本發(fā)明在雙井區(qū)域完成前，僅需對準(zhǔn)二個(gè)對準(zhǔn)標(biāo)記區(qū)域(2 field)，雖然其精確度較差(約小于0.15μm)，但是由于P型井，N型井和氮化硅層的區(qū)域面積(feature size)都很大，故不會造成太大的影響，如此則可以節(jié)省對準(zhǔn)所需的時(shí)間，增加生產(chǎn)線的產(chǎn)量。
以上所述為利用較佳實(shí)施例詳細(xì)說明本發(fā)明，而非限制本發(fā)明的范圍。
權(quán)利要求
1.一種集成電路的制造方法，該集成電路的半導(dǎo)體基板內(nèi)的雙井區(qū)包括N型井區(qū)和P型井區(qū)，包括以下步驟(a)沉積一氧化層于半導(dǎo)體基板上；(b)在第零層上，利用N型井光罩，僅曝光并蝕刻所述氧化層在所述半導(dǎo)體基板左右兩側(cè)各形成對準(zhǔn)標(biāo)記；(c)將N型井區(qū)域用所述對準(zhǔn)標(biāo)記對準(zhǔn)；(d)覆蓋一層光阻劑遮蔽所述N型井以外的區(qū)域；(e)在所述硅基板內(nèi)，植入N型雜質(zhì)于所述的N型井區(qū)域；(f)去除步驟(d)的光阻劑；(g)將P型井區(qū)域用所述對準(zhǔn)標(biāo)記對準(zhǔn)；(h)覆蓋另一層光阻劑遮蔽所述P型井以外的區(qū)域；(i)在所述硅基板內(nèi)，植入P型雜質(zhì)于所述的P型井區(qū)域；(j)去除步驟(h)的光阻劑；(k)高溫回火，將P型井及N型井內(nèi)的雜質(zhì)驅(qū)入；(l)在所述氧化層上沉積一氮化硅層；(m)覆蓋一光阻劑，并將氮化硅層用所述對準(zhǔn)標(biāo)記對準(zhǔn)。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述氮化硅層以下的集成電路制造步驟，，依集成電路標(biāo)準(zhǔn)制造過程，回復(fù)到十個(gè)對準(zhǔn)標(biāo)記區(qū)域?qū)?zhǔn)方式。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述植入N型雜質(zhì)是利用離子植入法布植磷離子，其離子布置能量介于150至170KeV之間，離子布置劑量介于8E12至1E13原子/平方公分之間。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述植入P型雜質(zhì)是利用離子植入法布植硼離子，其離子布植能量介于80至100KeV之間，離子布置劑量介于6.5E12至8.5E12原子/平方公分之間。
全文摘要
一種集成電路的制造方法,其是在硅半導(dǎo)體基板上制造集成電路元件的微影對準(zhǔn)標(biāo)記的制造方法。主要是在覆蓋雙井區(qū)域的氮化硅層完成之前,利用硅基板中央左右兩側(cè)各設(shè)置一個(gè)對準(zhǔn)標(biāo)記區(qū)域的方式,以進(jìn)行對準(zhǔn),在氮化硅以后的層次,則恢復(fù)正常的十個(gè)對準(zhǔn)標(biāo)記區(qū)域的對準(zhǔn)方式,以節(jié)省時(shí)間及維持制造加工的精確度。
文檔編號H01L21/8232GK1181626SQ9612066
公開日1998年5月13日 申請日期1996年11月4日 優(yōu)先權(quán)日1996年11月4日
發(fā)明者劉家成, 陳傳迢 申請人:合泰半導(dǎo)體股份有限公司