專(zhuān)利名稱(chēng)：一種具有高階梯之對(duì)準(zhǔn)標(biāo)記的制造方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于集成電路制備過(guò)程中的對(duì)準(zhǔn)標(biāo)記(alignment mark)的制造方法，特別是關(guān)于具有高階梯之對(duì)準(zhǔn)標(biāo)記的制造方法。
在集成電路的制造過(guò)程中，會(huì)產(chǎn)生起伏不平的表面形貌，這些起伏不平的表面形貌在硅半導(dǎo)體基板上仿佛一個(gè)標(biāo)記(mark)，可利用標(biāo)記作為微影曝光制程之不同層次之光罩的對(duì)準(zhǔn)(alignment)。例如，隔離電性元件之場(chǎng)氧化層突出硅半導(dǎo)體基板表面大約1000到3000埃之間，便可作為微影曝光制程之對(duì)準(zhǔn)標(biāo)記。另外，在雙井區(qū)集成電路制程(twin-well process)，去除井區(qū)驅(qū)入過(guò)程所形成之熱二氧化硅也能形成階梯，于是該階梯提供了對(duì)準(zhǔn)標(biāo)記，以作為后續(xù)微影曝光對(duì)準(zhǔn)之用。
為了得到夠高的對(duì)準(zhǔn)標(biāo)記以獲得較理想的微影曝光制程，通常需增加井區(qū)驅(qū)人的時(shí)間，使得去除井區(qū)驅(qū)入過(guò)程所形成之熱二氧化硅后能形成高度較高的階梯，問(wèn)題是，某些集成電路制程不允許井區(qū)驅(qū)入時(shí)間太長(zhǎng)。
本發(fā)明之主要目的是提供一種短井區(qū)驅(qū)入時(shí)間之集成電路制程之對(duì)準(zhǔn)標(biāo)記(alignment mark)的制造方法。
本發(fā)明之另一個(gè)目的是提供一種具有高階梯之對(duì)準(zhǔn)標(biāo)記(high step alignment mark)的制造方法。
此方法首先在P型硅半導(dǎo)體基板上形成氧化硅墊層和氮化硅，接著，利用微影技術(shù)形成對(duì)準(zhǔn)標(biāo)記光阻圖案(alignment mark photoresist pattern)，除了“對(duì)準(zhǔn)標(biāo)記光阻圖案”外，其余均為亮區(qū)(clear field)，并以所述“對(duì)準(zhǔn)標(biāo)記光阻圖案”作為蝕刻掩模(etching mask)，利用電漿蝕刻技術(shù)蝕去所述氮化硅以形成“氮化硅層”。
然后，利用微影技術(shù)形成N井區(qū)光阻圖案，并以所述N井區(qū)光阻圖案作為離子布植掩模(implantation mask)，透過(guò)所述“氧化硅墊層”進(jìn)行N型離子布植，以在所述P型硅半導(dǎo)體基板形成N摻雜區(qū)域(N-doped region)，并旋即去除所述N井區(qū)光阻圖案。
接著，利用微影技術(shù)形成P井區(qū)光阻圖案，并以所述P井區(qū)光阻圖案作為離子布植掩模，透過(guò)所述“氧化硅墊層”進(jìn)行P型離子布植，以在所述P型硅半導(dǎo)體基板形成P摻雜區(qū)域(P-doped region)，并旋即去除所述P井區(qū)光阻圖案。
接著，在高溫的環(huán)境下進(jìn)行井區(qū)驅(qū)入步驟，以活化所述N摻雜區(qū)域與P摻雜區(qū)域，以分別形成N井區(qū)跟P井區(qū)(N-well and P-well)，而在井區(qū)驅(qū)入過(guò)程，在“N井區(qū)表面”、“P井區(qū)表面”和“氮化硅層之間”會(huì)形成熱二氧化硅。
然后，去除所述“N井區(qū)表面”、“P井區(qū)表面”和“氮化硅層之間”之熱二氧化硅以在所述“井區(qū)”形成凹陷(recess)，也在“氮化硅層之間”形成凹陷，所述“氮化硅層”的高度加上“氮化硅層之間的凹陷”提供了相當(dāng)高的階梯，形成一個(gè)對(duì)準(zhǔn)標(biāo)記(alignment mark)，作為后續(xù)微影曝光對(duì)準(zhǔn)之用，這是本發(fā)明之關(guān)鍵。
附圖的簡(jiǎn)要說(shuō)明如下

圖1到圖8是本發(fā)明之實(shí)施例的制程剖面示意圖。
圖1是形成氧化硅墊層和氮化硅后的剖面示意圖。
圖2是利用微影技術(shù)形成對(duì)準(zhǔn)標(biāo)記光阻圖案后的剖面示意圖。
圖3是利用電漿蝕刻技術(shù)蝕去所述氮化硅后的剖面示意圖。
圖4是利用微影技術(shù)在“井區(qū)區(qū)域”形成N井區(qū)光阻圖案，并以所述N井區(qū)光阻圖案作為離子布植掩模，透過(guò)所述“氮化硅層”和“氧化硅墊層”進(jìn)行N型離子布植，以在所述P型硅半導(dǎo)體基板形成N摻雜區(qū)域后的剖面示意圖。
圖5是利用微影技術(shù)在“井區(qū)區(qū)域”形成P井區(qū)光阻圖案，并以所述P井區(qū)光阻圖案作為離子布植掩模，透過(guò)所述“氮化硅層”和“氧化硅墊層”進(jìn)行P型離子布植，以在所述P型硅半導(dǎo)體基板形成P摻雜區(qū)域后的剖面示意圖。
圖6是去除所述P井區(qū)光阻圖案后的剖面示意圖。
圖7是進(jìn)行井區(qū)驅(qū)入后的剖面示意圖，所述井區(qū)驅(qū)入并形成熱二氧化硅。
圖8是去除剩余之所述熱二氧化硅后的剖面示意圖。
以下利用P型硅半導(dǎo)體基板作為實(shí)施例說(shuō)明本發(fā)明之方法，但本發(fā)明之方法可以延伸推廣到用N型硅半導(dǎo)體基板。
請(qǐng)參考圖1、圖2和圖3。首先在P型硅半導(dǎo)體基板1上形成氧化硅墊層3和氮化硅5，如圖1所示，接著，利用微影技術(shù)形成對(duì)準(zhǔn)標(biāo)記光阻圖案7(alignment mark photoresist pattern)，除了“對(duì)準(zhǔn)標(biāo)記光阻圖案7”外，其余均為亮區(qū)(clear field)，如圖2所示，并以所述“對(duì)準(zhǔn)標(biāo)記光阻圖案7”作為蝕刻掩模(etchingmask)，利用電漿蝕刻技術(shù)蝕去所述氮化硅5以形成“氮化硅層5A”，利用氧氣電漿和硫酸溶液去除所述“對(duì)準(zhǔn)標(biāo)記光阻圖案7”后，如圖3所示。
所述“氧化硅墊層3”通常是以熱氧化技術(shù)形成，氧化溫度約1000℃，其厚度介于320到380埃之間。所述“氮化硅5”是以低壓化學(xué)氣相沉積法形成，其反應(yīng)溫度約760℃，反應(yīng)壓力約350毫托爾，反應(yīng)氣體是SiH2Cl2和NH3，其厚度介于1350到1650埃之間。另外，對(duì)所述“氮化硅5”之電漿蝕刻，可以利用磁場(chǎng)增強(qiáng)式活性離子式電漿蝕刻技術(shù)(MERIE)或電子回旋共振電漿蝕刻技術(shù)(ECR)或傳統(tǒng)的活性離子式電漿蝕刻技術(shù)(RIE)，通常是利用磁場(chǎng)增強(qiáng)式活性離子式電漿蝕刻技術(shù)，其電漿反應(yīng)氣體是CF4、CHF3、Ar和O2氣體。
請(qǐng)參考圖4。然后，利用微影技術(shù)形成N井區(qū)光阻圖案9，并以所述N井區(qū)光阻圖案9作為離子布植掩模透過(guò)“氧化硅墊層3”進(jìn)行N型離子布植11，以在所述P型硅半導(dǎo)體基板1形成N摻雜區(qū)域13，如圖4所示。通常，形成N摻雜區(qū)域13之N型離子是磷(P31)，其離子布植劑量介于1E11到1E13原子/平方厘米之間，離子布植能量介于50到150Kev之間。
請(qǐng)參考圖5和圖6。利用氧氣電漿和硫酸溶液去除所述N井區(qū)光阻圖案9后，接著，利用微影技術(shù)形成P井區(qū)光阻圖案15，并以所述P井區(qū)光阻圖案15作為離子布植掩模，透過(guò)所述“氧化硅墊層3”進(jìn)行P型離子布植17，以在所述P型硅半導(dǎo)體基板1形成P摻雜區(qū)域19(P-doped region)，如圖5所示。最后，利用氧氣電漿和硫酸溶液去除所述P井區(qū)光阻圖案15，如圖6所示。形成所述P摻雜區(qū)域19之P型離子通常是硼(B11)，也可以是二氟化硼(BF2)，其離子布植劑量介于1E12到1E13原子/平方厘米之間，其離子布值能量則介于10到80Kev之間。
請(qǐng)參考圖7。接著，在含氮?dú)夂脱鯕獾母邷丨h(huán)境下進(jìn)行井區(qū)驅(qū)入步驟(we1l drive-in)，以活化所述N摻雜區(qū)域13與P摻雜區(qū)域19，以分別形成N井區(qū)13A跟P井區(qū)19A(N-well and P-well)，另一方面，在井區(qū)驅(qū)入過(guò)程中，會(huì)在所述“N井區(qū)13A”表面和“P井區(qū)19A”表面形成熱二氧化硅21A，也在所述“氮化硅層5A”之間形成熱二氧化硅21B，其厚度介于2000到2400埃之間，如圖7所示。
請(qǐng)參考圖8。然后，去除所述“N井區(qū)13A”表面和“P井區(qū)19A”表面之熱二氧化硅21A以在所述“井區(qū)”形成凹陷88(recess)，同時(shí)也去除所述“氮化硅層5A”之間之熱二氧化硅21B以在所述“氮化硅層5A”之間形成凹陷99，使所述氧化硅墊層3成為氧化硅墊層3A，如圖8所示。
請(qǐng)注意，所述“氧化硅墊層3A”和“氮化硅層5A”的高度加上所述“氮化硅層5A”之間的凹陷99，提供了相當(dāng)高的階梯，形成一個(gè)對(duì)準(zhǔn)標(biāo)記(alignment mark)，作為后續(xù)微影曝光對(duì)準(zhǔn)之用，這是本發(fā)明之關(guān)鍵。也因?yàn)樗觥暗鑼?A”的存在，井區(qū)驅(qū)入的時(shí)間不需太長(zhǎng)，也就是說(shuō)，不需形成太厚的熱二氧化硅，因此本發(fā)明之方法特別適用在某些不允許井區(qū)驅(qū)入時(shí)間太長(zhǎng)之集成電路制程。
完成所述對(duì)準(zhǔn)標(biāo)記的制造后，可利用標(biāo)準(zhǔn)制程繼續(xù)后續(xù)隔離制程(isolation)。
以上系以?xún)?yōu)選實(shí)施例來(lái)闡述本發(fā)明，而非限制本發(fā)明，并且，熟知半導(dǎo)體技術(shù)之人士皆能明了，適當(dāng)而作些微的改變而調(diào)整，仍將不失本發(fā)明之要義所在，亦不脫離本發(fā)明之精神和范圍。
權(quán)利要求
1.一種集成電路之對(duì)準(zhǔn)標(biāo)記的制造方法，包括(a)在P型硅半導(dǎo)體基板上形成氧化硅墊層和氮化硅；(b)利用微影技術(shù)形成對(duì)準(zhǔn)標(biāo)記光阻圖案；(c)以所述“對(duì)準(zhǔn)標(biāo)記光阻圖案”作為蝕刻掩模，利用蝕刻技術(shù)蝕去所述氮化硅以形成“氮化硅層”；(d)利用微影技術(shù)形成N井區(qū)光阻圖案；(e)以所述N井區(qū)光阻圖案作為離子布植掩模，透過(guò)“氧化硅墊層”進(jìn)行N型離子布植，以在所述P型硅半導(dǎo)體基板形成N摻雜區(qū)域，然后去除所述N井區(qū)光阻圖案；(f)利用微影技術(shù)形成P井區(qū)光阻圖案；(g)以所述P井區(qū)光阻圖案作為離子布植掩模，透過(guò)“氧化硅墊層”進(jìn)行P離子布植，以在所述P型硅半導(dǎo)體基板形成P摻雜區(qū)域，然后去除所述P井區(qū)光阻圖案；(h)進(jìn)行井區(qū)驅(qū)入，以形成N井區(qū)和P井區(qū)，所述井區(qū)驅(qū)入并在“N井區(qū)表面”、“P井區(qū)表面”和“氮化硅層之間”形成熱二氧化硅；(i)去除所述“熱二氧化硅”，以在所述“氮化硅層”之間形成凹陷，所述“氮化硅層”的高度加上“氮化硅層”之間的凹陷提供了相當(dāng)高的階梯，形成一個(gè)對(duì)準(zhǔn)標(biāo)記。
2.如權(quán)利要求1所述之制造方法，其特征在于所述氧化硅墊層是在富含氧氣的高溫環(huán)境中形成的，溫度介于800℃到1000℃之間，厚度介于320到380埃之間。
3.如權(quán)利要1所述之制造方法，其特征在于所述氮化硅，是利用低壓化學(xué)氣相沉積法形成的，其厚度介于320到380埃之間。
4.如權(quán)利要求1所述的制造方法，其特征在于所述N摻雜區(qū)域，是利用離子布植技術(shù)形成的，其離子種類(lèi)是磷(P31)，其離子布植劑量介于1E11到1E13原子/平方厘米之間，離子布植能量介于50到150Kev之間。
5.如權(quán)利要求1所述之制造方法，其中所述P摻雜區(qū)域，是利用離子布植技術(shù)形成的，其離子種類(lèi)是硼(B11)或二氟化硼(BF2)，其離子布植劑量介于1E12到1E13原子/平方厘米之間，其離子布植能量則介于10到80Kev之間。
6.如權(quán)利要求1所述之制造方法，其中所述之“對(duì)準(zhǔn)標(biāo)記光阻圖案”以外之區(qū)域均為亮區(qū)。
7.如權(quán)利要求1所述之制造方法，其中所述P型硅半導(dǎo)體基板，可以用N型硅半導(dǎo)體基板替代之。
全文摘要
一種集成電路之對(duì)準(zhǔn)標(biāo)記的制造方法,包括在P型硅半導(dǎo)體基板上形成氧化硅墊層和氮化硅,形成對(duì)準(zhǔn)標(biāo)記光阻圖案作蝕刻掩模,蝕去氮化硅形成氮化硅層。形成N井區(qū)光阻圖案作離子布植掩模,在P型硅半導(dǎo)體基板形成N摻雜區(qū)域再去除該圖案。形成P井區(qū)光阻圖案作離子布植掩模,在P型硅半導(dǎo)體基板形成P摻雜區(qū)域再去除該圖案。進(jìn)行井區(qū)驅(qū)入形成N井區(qū)和P井區(qū),去除熱二氧化硅形成凹陷,形成一個(gè)對(duì)準(zhǔn)標(biāo)記。
文檔編號(hào)H01L21/8232GK1181625SQ9612050
公開(kāi)日1998年5月13日 申請(qǐng)日期1996年11月5日 優(yōu)先權(quán)日1996年11月5日
發(fā)明者呂炳堯 申請(qǐng)人:合泰半導(dǎo)體股份有限公司