本實用新型涉及一種電路設(shè)計領(lǐng)域，尤其涉及接口單元布局優(yōu)化的集成電路。

背景技術(shù)：

現(xiàn)有DDR(Double Data Rate)2/DDR3/LPDDR2/LPDDR3/DDR4/LPDDR4 lvds等芯片(或稱集成電路、晶片)的信號接口的版圖布局，通常從內(nèi)到外依次排布有：低壓區(qū)域及接收單元121，PMOS(P-channel Metal Oxide Semiconductor)驅(qū)動單元的前級驅(qū)動122，NMOS(N-channel Metal Oxide Semiconductor)驅(qū)動單元的前級驅(qū)動123，PMOS驅(qū)動單元124，NMOS驅(qū)動單元125，用作靜電保護的P型二極管126及N型二極管127，具體請參考圖1所示，其為現(xiàn)有技術(shù)中未示出封裝墊的信號單元的版圖布局示意圖。因為所需的數(shù)量及電源和地的數(shù)量較多，因而版圖要求多層金屬滿足電流要求(如圖1所示的電源線及地線)，每多一層金屬，成本對應(yīng)上升。尤其當采用鍵合線封裝時，為了封裝良率，信號單元的封裝墊同樣要求兩到三層整塊金屬，金屬層數(shù)要求進一步提高，且經(jīng)常與電源/地線沖突，具體請參考圖2所示，其為在圖1中添加封裝墊后的信號單元的版圖布局示意圖。在圖2中，信號單元的封裝墊110與其下層的電源線及地線在同一區(qū)域，解決這個沖突只能增加金屬層數(shù)，現(xiàn)有技術(shù)一般要求八層金屬及以上，成本高。

此外，現(xiàn)有DDR2/DDR3/LPDDR2/LPDDR3/DDR4/LPDDR4等信號接口因為電源完整性原因所需電源和地的鍵合線的較多，通常電源單元、地單元與信號單元交替排放，一根鍵合線對應(yīng)一個電源單元或地單元，因而對應(yīng)的電源單元和地單元的數(shù)量也相應(yīng)增多，整體占用面積較大，且交替排放時左右鍵合線短路造成封裝良率降低，成本高。

因此有必要提供一種新的解決方案來解決上述問題。

技術(shù)實現(xiàn)要素：

本實用新型的目的在于提供一種版圖布局優(yōu)化的集成電路，其可以使得地單元、電源單元和信號單元可以集中打鍵合線，從而減少總的電源/地單元數(shù)，降低成本，同時集中打鍵合線的方式可以提高封裝良率。

為了解決上述問題，本實用新型提供一種集成電路，其包括:一個信號單元組，其包括多個相鄰的信號單元，所述信號單元包括封裝墊、低壓區(qū)域及接收單元、PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動、PMOS驅(qū)動單元、NMOS驅(qū)動單元和用作靜電保護的P型二極管及N型二極管，一個地單元組，其排布于所述信號單元組的第一側(cè)；一個電源單元組，其排布于所述信號單元組的與第一側(cè)相對的第二側(cè)；一個電源傳遞單元組，其排布于所述信號單元組的與第一側(cè)和第二側(cè)相鄰的第三側(cè)，其通過第一主電源線與電源單元組相連，通過第二主電源線與P型二極管以及PMOS驅(qū)動單元的次電源線相連；一個地傳遞單元組，其排布于所述信號單元組的與第一側(cè)和第二側(cè)相鄰且與第三側(cè)相對的第四側(cè)，其通過第一主地線與地單元組相連，通過第二主地線與N型二極管以及NMOS驅(qū)動單元的次地線相連。

在一個實施中，在P型二極管、PMOS驅(qū)動單元的上方形成有次電源線，PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方形成有次地線和次電源線，在NMOS驅(qū)動單元和N型二極管的上方形成有次地線，其中P型二極管、PMOS驅(qū)動單元的上方形成的次電源線比PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方形成的次電源線的數(shù)量更多，NMOS驅(qū)動單元和N型二極管的上方形成的次地線較PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方形成的次地線的數(shù)量更多。

在一個實施中，P型二極管、PMOS驅(qū)動單元、PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方的次電源線也與所述電源單元相連；NMOS驅(qū)動單元、N型二極管、PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方形成的次地線也與所述地單元相連。

在一個實施中，電源單元的電流經(jīng)過第一主電源線、電源傳遞單元組、第二主電源線、次電源線流至P型二極管以及PMOS驅(qū)動單元，電流經(jīng)由NMOS驅(qū)動單元的次地線、N型二極管的次地線、第二主地線、地傳遞單元組、第一主地線流至地單元。

在一個實施中，所述地單元組包括一個或多個相鄰排列的地單元，每個地單元包括位于上層的一個或多個封裝墊；所述電源單元組包括一個或多個相鄰排列的電源單元，每個電源單元包括位于上層的一個或多個封裝墊，所述電源傳遞單元組包括一個或多個排布成一排的電源傳遞單元；一個地傳遞單元組包括一個或多個排布成一排的地傳遞單元。

在一個實施中，所述信號單元的封裝墊在晶片上的投影區(qū)域與用作靜電保護的P型二極管、N型二極管、PMOS驅(qū)動單元和NMOS驅(qū)動單元在晶片上的投影區(qū)域分開。

在一個實施中，所述信號單元從內(nèi)到外依次排布有用作靜電保護的P型二極管、PMOS驅(qū)動單元、PMOS驅(qū)動單元的前級驅(qū)動、低壓區(qū)域及接收單元、NMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元和用作靜電保護的N型二極管。

與現(xiàn)有技術(shù)相比，本實用新型改變了傳統(tǒng)接口單元的版圖布局，將信號單元與電源單元、地單元分開，不再交替排放，可以使得地單元、電源單元和信號單元可以集中打鍵合線，從而減少總的電源/地單元數(shù)，降低成本，同時集中打鍵合線的方式可以提高封裝良率。

【附圖說明】

結(jié)合參考附圖及接下來的詳細描述，本實用新型將更容易理解，其中同樣的附圖標記對應(yīng)同樣的結(jié)構(gòu)部件，其中：

圖1為現(xiàn)有技術(shù)中未示出封裝墊的信號單元的版圖布局示意圖；

圖2為在圖1中添加封裝墊后的信號單元的版圖布局示意圖；

圖3為本實用新型在一個實施例中未示出封裝墊的集成電路的版圖布局示意圖；

圖4為在圖3中添加封裝墊后的集成電路的版圖布局示意圖。

【具體實施方式】

為使本實用新型的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和具體實施方式對本實用新型作進一步詳細的說明。

本實用新型通過改變傳統(tǒng)接口單元的版圖布局，將信號單元與電源單元、地單元分開，不再交替排放，可以使得地單元、電源單元和信號單元可以集中打鍵合線，從而減少總的電源/地單元數(shù)，降低成本，同時集中打鍵合線的方式可以提高封裝良率。

請參考圖3所示，其為本實用新型在一個實施例中未示出封裝墊的集成電路的版圖布局示意圖；請參考圖4所示，其為在圖3中添加封裝墊后的集成電路的版圖布局示意圖。

本實用新型中的集成電路可以是雙倍率同步動態(tài)隨機存儲器的信號接口。如圖3和圖4所示，所述集成電路300包括一個信號單元組、一個地單元組、一個電源單元組、一個電源傳遞單元組和一個地傳遞單元組。

所述信號單元組包括多個相鄰的信號單元310。所述地單元組排布于所述信號單元組的第一側(cè)，其包括一個或多個相鄰排列的地單元330。所述電源單元組排布于所述信號單元組的與第一側(cè)相對的第二側(cè)。所述電源單元組包括一個或多個相鄰排列的電源單元320。所述電源傳遞單元組排布于所述信號單元組的與第一側(cè)和第二側(cè)相鄰的第三側(cè)，所述電源傳遞單元組包括一個或多個排布成一排的電源傳遞單元350。所述地傳遞單元組排布于所述信號單元組的與第一側(cè)和第二側(cè)相鄰且與第三側(cè)相對的第四側(cè)，所述地傳遞單元組包括一個或多個排布成一排的地傳遞單元340。

所述信號單元310包括封裝墊315(圖4所示的)、低壓區(qū)域及接收單元、PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動、PMOS驅(qū)動單元、NMOS驅(qū)動單元和用作靜電保護的P型二極管及N型二極管。所述電源傳遞單元組通過第一主電源線351與電源單元組相連，通過第二主電源線352與P型二極管、PMOS驅(qū)動單元的次電源線311相連。所述地傳遞單元組通過第一主地線341與地單元組相連，通過第二主地線342與N型二極管、NMOS驅(qū)動單元的次地線312相連。每個地單元330包括位于上層的一個或多個封裝墊331，每個電源單元320包括位于上層的一個或多個封裝墊321。

在一個實施例中，在P型二極管、PMOS驅(qū)動單元的上方形成有次電源線311，PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方形成有次地線314和次電源線313，在NMOS驅(qū)動單元和N型二極管的上方形成有次地線312，其中P型二極管、PMOS驅(qū)動單元的上方形成的次電源線比PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方形成的次電源線的數(shù)量更多，NMOS驅(qū)動單元和N型二極管的上方形成的次地線較PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方形成的次地線的數(shù)量更多。

在一個實施例中，P型二極管、PMOS驅(qū)動單元、PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方的次電源線311、313也與所述電源單元320相連；NMOS驅(qū)動單元、N型二極管、PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元的上方形成的次地線312、314也與所述地單元330相連。

在使用時，電源單元320的電流經(jīng)過第一主電源線351、電源傳遞單元350、第二主電源線352、次電源線311至P型二極管、PMOS驅(qū)動單元，電流經(jīng)由NMOS驅(qū)動單元的次地線、N型二極管的次地線、第二主地線342、地傳遞單元340、第一主地線341至地單元330。此外，電源單元320也可以經(jīng)過次電源線給P型二極管、PMOS驅(qū)動單元、PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元供電，以完整供電方案，地單元330也可以經(jīng)過次地線與N型二極管、NMOS驅(qū)動單元、PMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元的前級驅(qū)動和低壓區(qū)域及接收單元電性相連，以完整供電方案，

以下結(jié)合圖3和圖4具體介紹本實用新型中的集成電路的版圖布局。

在圖3所示的具體實施例中，從內(nèi)到外依次排布有用作靜電保護的P型二極管、PMOS驅(qū)動單元、PMOS驅(qū)動單元的前級驅(qū)動、低壓區(qū)域及接收單元、NMOS驅(qū)動單元的前級驅(qū)動、NMOS驅(qū)動單元和用作靜電保護的N型二極管。在圖1所示的信號單元的版圖布局中，主要的電源線和地線分布在信號單元的下部區(qū)域。而本實用新型如圖3所示的信號單元的版圖布局中，主要的電源線分布在信號單元內(nèi)側(cè)的上部區(qū)域，主要的地線分布在信號單元外側(cè)的下部區(qū)域，形成分離，從而降低金屬走線要求。

請參考圖4所示，封裝墊315位于信號單元的中部區(qū)域，此區(qū)域電源線/地線數(shù)量較少；并且封裝墊315在晶片上的投影區(qū)域，其與PMOS驅(qū)動單元、NMOS驅(qū)動單元、P型二極管和N型二極管在晶片上的投影區(qū)域分開。這使得接口單元中主要的電源線/地線區(qū)域與封裝墊區(qū)域分開，從而減少接口單元中的封裝墊的金屬層與電源線/地線金屬層的沖突，進而減少總的金屬層數(shù)，降低成本。所述封裝墊315、321、331也是由晶片上部的金屬層形成。

本實用新型中的晶片或集成電路可以為雙倍速率同步動態(tài)隨機存儲器(DDR)的接口電路或其他存在類似問題的芯片。

一方面，本實用新型通過將封裝墊315在晶片上的投影區(qū)域與驅(qū)動單元在晶片上的投影區(qū)域和用作靜電保護的二級管在晶片上的投影區(qū)域分開，以使得接口單元中主要的電源線/地線區(qū)域與封裝墊區(qū)域分開，從而減少接口單元中的封裝墊的金屬層與電源線/地線金屬層的沖突，進而減少總的金屬層數(shù)，降低成本。此外，本發(fā)明，將信號單元310與電源單元320、地單元330分開，不再交替排放，可以使得地單元、電源單元和信號單元的封裝墊331、321、315可以集中打鍵合線，從而減少總的電源/地單元數(shù)，降低成本，同時集中打鍵合線的方式可以提高封裝良率。

上述說明已經(jīng)充分揭露了本實用新型的具體實施方式。需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對本實用新型的具體實施方式所做的任何改動均不脫離本實用新型的權(quán)利要求書的范圍。相應(yīng)地，本實用新型的權(quán)利要求的范圍也并不僅僅局限于所述具體實施方式。