本公開實施例涉及但不限于半導體技術(shù)，尤指一種半導體器件及其制造方法、電子設(shè)備。

背景技術(shù)：

1、半導體存儲從應(yīng)用上可劃分為易失性存儲器(ram，包括dram和sram等)，以及非易失性存儲器(rom和非rom)。

2、以dram為例，傳統(tǒng)已知的dram有多個重復的“存儲單元”，每個存儲單元有一個電容和晶體管。電容可以存儲1位數(shù)據(jù)，充放電后，電容存儲電荷的多少可以分別對應(yīng)二進制數(shù)據(jù)“1”和“0”。晶體管是控制電容充放電的開關(guān)。

3、為了盡可能降低產(chǎn)品的成本，人們希望在有限的襯底上做出盡可能多的存儲單元。自從摩爾定律問世以來，業(yè)界提出了各種半導體結(jié)構(gòu)設(shè)計和工藝優(yōu)化，以滿足人們對當前產(chǎn)品的需求。

4、晶體管器件的設(shè)計尤為重要，垂直晶體管相比平面晶體管可以提高存儲密度，垂直晶體管尤其是柵極垂直襯底延伸的晶體管備受關(guān)注。這樣的晶體管其柵極制作在通孔中，通孔的深度決定了柵極在靠近襯底的延伸位置。整個存儲器中，設(shè)計人員希望：不同晶體管的各柵極在靠近襯底的一端盡量延伸到同一個水平面，或差距盡可能小，也可以理解為每個晶體管形貌的重復性盡量一致，以提高整個器件的性能。

技術(shù)實現(xiàn)思路

1、以下是對本文詳細描述的主題的概述。本概述并非是為了限制權(quán)利要求的保護范圍。

2、本公開實施例提供了一種半導體器件及其制造方法、電子設(shè)備，提高不同晶體管的均一性。

3、本公開實施例提供了一種半導體器件，包括：

4、襯底，設(shè)置在所述襯底上的第一電極，所述第一電極包括阻擋層和至少部分設(shè)置在所述阻擋層遠離所述襯底一側(cè)的導電層；

5、設(shè)置在所述第一電極遠離所述襯底一側(cè)的第二電極；

6、貫穿所述第二電極、部分貫穿所述導電層且至少部分貫穿所述阻擋層的過孔；

7、至少設(shè)置在所述過孔內(nèi)與所述第一電極的導電層、所述第二電極連接的半導體層；

8、設(shè)置在所述半導體層遠離所述襯底一側(cè)且填充所述過孔的柵電極；

9、其中，所述阻擋層與所述導電層滿足：刻蝕形成所述過孔時所述導電層與所述阻擋層的刻蝕選擇比大于1。

10、在一些實施例中，所述刻蝕選擇比大于等于5。

11、在一些實施例中，所述過孔的底壁暴露所述阻擋層。

12、在一些實施例中，所述導電層包括設(shè)置在所述阻擋層朝向所述襯底一側(cè)的第一子層和設(shè)置在所述阻擋層背離所述襯底一側(cè)的第二子層。

13、在一些實施例中，在平行于所述襯底的平面上，所述第一子層、第二子層、所述阻擋層的正投影重疊。

14、在一些實施例中，所述過孔的底壁暴露所述第一子層。

15、在一些實施例中，所述阻擋層與所述半導體層的功函數(shù)匹配以降低接觸電阻。

16、在一些實施例中，所述阻擋層被所述過孔貫穿的厚度與所述阻擋層的厚度之比小于等于0.1。

17、在一些實施例中，所述阻擋層包括導電材料或者絕緣材料。

18、本公開實施例提供一種電子設(shè)備，包括上述任一實施例所述的半導體器件。

19、本公開實施例提供一種半導體器件的制造方法，包括：

20、在襯底上形成第一電極，所述第一電極包括阻擋層和至少部分設(shè)置在所述阻擋層遠離所述襯底一側(cè)的導電層；

21、在所述第一電極遠離所述襯底一側(cè)形成第二電極；

22、形成貫穿所述第二電極、部分所述導電層和至少部分所述阻擋層的過孔，刻蝕所述過孔時所述導電層與阻擋層所述的刻蝕選擇比大于1；

23、依次沉積半導體薄膜、柵極絕緣薄膜和柵電極，形成覆蓋所述過孔的側(cè)壁和底壁的半導體層、覆蓋半導體層的柵極絕緣層和填充所述過孔的柵電極。

24、在一些實施例中，所述在襯底上形成第一電極包括：在所述襯底上依次沉積第一導電薄膜、阻擋層薄膜和第二導電薄膜，形成第一子層、阻擋層和第二子層作為所述第一電極。

25、本公開實施例包括一種半導體器件及其制造方法、電子設(shè)備，所述半導體器件包括：襯底，設(shè)置在所述襯底上的第一電極，所述第一電極包括阻擋層和至少部分設(shè)置在所述阻擋層遠離所述襯底一側(cè)的導電層；設(shè)置在所述第一電極遠離所述襯底一側(cè)的第二電極；貫穿所述第二電極、貫穿部分所述導電層且至少部分貫穿所述阻擋層的過孔；設(shè)置在所述過孔內(nèi)與所述第一電極的導電層、所述第二電極連接的半導體層；設(shè)置在所述半導體層遠離所述襯底一側(cè)且填充所述過孔的柵電極；其中，所述阻擋層與所述導電層滿足：刻蝕形成所述過孔時所述導電層與所述阻擋層的刻蝕選擇比大于1。本實施例提供的方案，通過設(shè)置相比導電層更不易刻蝕的阻擋層，可以緩解刻蝕過孔時的過刻，提高不同晶體管的工藝均一性，提高使用該器件的存儲陣列的性能。

26、本公開的其它特征和優(yōu)點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本公開而了解。本公開的目的和優(yōu)點可通過在說明書以及附圖中所特別指出的結(jié)構(gòu)來實現(xiàn)和獲得。

27、在閱讀并理解了附圖和詳細描述后，可以明白其他方面。

技術(shù)特征：

1.一種半導體器件，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于，所述刻蝕選擇比大于等于5。

3.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于，所述過孔的底壁暴露所述阻擋層。

4.根據(jù)權(quán)利要求1所述的半導體器件，其特征在于，所述導電層包括設(shè)置在所述阻擋層朝向所述襯底一側(cè)的第一子層和設(shè)置在所述阻擋層背離所述襯底一側(cè)的第二子層。

5.根據(jù)權(quán)利要求4所述的半導體器件，其特征在于，在平行于所述襯底的平面上，所述第一子層、第二子層、所述阻擋層的正投影重疊。

6.根據(jù)權(quán)利要求4所述的半導體器件，其特征在于，所述過孔的底壁暴露所述第一子層。

7.根據(jù)權(quán)利要求1至6任一所述的半導體器件，其特征在于，所述阻擋層與所述半導體層的功函數(shù)匹配以降低接觸電阻。

8.根據(jù)權(quán)利要求1至6任一所述的半導體器件，其特征在于，所述阻擋層被所述過孔貫穿的厚度與所述阻擋層的厚度之比小于等于0.1。

9.根據(jù)權(quán)利要求1至6任一所述的半導體器件，其特征在于，所述阻擋層包括導電材料或者絕緣材料。

10.一種電子設(shè)備，其特征在于，包括如權(quán)利要求1至9任一所述的半導體器件。

11.一種半導體器件的制造方法，其特征在于，包括：

12.根據(jù)權(quán)利要求11所述的半導體器件的制造方法，其特征在于，所述在襯底上形成第一電極包括：在所述襯底上依次沉積第一導電薄膜、阻擋層薄膜和第二導電薄膜，形成第一子層、阻擋層和第二子層作為所述第一電極。

技術(shù)總結(jié)
一種半導體器件及其制造方法、電子設(shè)備，所述半導體器件包括：襯底，設(shè)置在所述襯底上的第一電極，所述第一電極包括阻擋層和至少部分設(shè)置在所述阻擋層遠離所述襯底一側(cè)的導電層；設(shè)置在所述第一電極遠離所述襯底一側(cè)的第二電極；貫穿所述第二電極且至少部分貫穿所述阻擋層的過孔；設(shè)置在所述過孔內(nèi)與所述第一電極的導電層、第二電極連接的半導體層；設(shè)置在所述半導體層遠離所述襯底一側(cè)且填充所述過孔的柵電極；其中，所述阻擋層與所述導電層滿足：刻蝕形成所述過孔時所述導電層與所述阻擋層的刻蝕選擇比大于1。本實施例提供的方案，通過設(shè)置相比導電層更不易刻蝕的阻擋層，可以緩解刻蝕過孔時的過刻，提高不同晶體管的工藝均一性。

技術(shù)研發(fā)人員：馬艷三,張京,黃龍,于偉,玉佳婷
受保護的技術(shù)使用者：北京超弦存儲器研究院
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/19