本發(fā)明實施例有關(guān)于半導體技術(shù)，特別有關(guān)于半導體裝置的結(jié)構(gòu)及其制造方法。

背景技術(shù)：

半導體裝置使用在各種電子應(yīng)用中，如：個人電腦、手機、數(shù)字相機及其它電子設(shè)備。半導體裝置的制造通常是通過依序地沉積絕緣或介電層、導電層及半導體層的材料于半導體基底，以及使用微影技術(shù)將前述各種材料層圖案化，以形成電路部件及元件于半導體基底上而達成。許多集成電路通常于單一半導體晶片上制造，且晶片上的個別晶粒通過沿著切割線在集成電路之間進行切割而單一化。舉例而言，在多芯片模組中或在其它類型的封裝中，個別的晶粒通常是分別地封裝。

晶片級封裝(waferlevelpackage，wlp)結(jié)構(gòu)是作為電子產(chǎn)品的半導體組件的封裝結(jié)構(gòu)的其中的一。愈來愈多的輸入輸出(input-output，i/o)電性接觸結(jié)合對高效能集成電路愈來愈多的要求，已發(fā)展出扇出型(fan-out)晶片級封裝結(jié)構(gòu)，其使得輸入輸出電性接觸的密集度能夠達到最小間距的減輕(pitchrelief)。

雖然現(xiàn)存的晶片級封裝結(jié)構(gòu)及制造晶片級封裝的方法已大致上滿足它們預(yù)期的目的，但它們在各方面還未完全令人滿意。

技術(shù)實現(xiàn)要素：

在一些實施例中，提供半導體裝置結(jié)構(gòu)。半導體裝置結(jié)構(gòu)包含基底及形成于基底之上的導電焊墊。半導體裝置結(jié)構(gòu)還包含保護層形成于導電焊墊之上，且保護層具有溝槽。半導體裝置結(jié)構(gòu)更包含導電結(jié)構(gòu)可接近地安排穿過保護層的溝槽且與導電焊墊電性連接，且導電結(jié)構(gòu)具有彎曲的頂面，其界定出頂點，且彎曲頂面的頂點高于保護層的頂面。

在另一些實施例中，提供半導體裝置結(jié)構(gòu)。半導體裝置結(jié)構(gòu)包含基底及形成于基底之上的導電焊墊。半導體裝置結(jié)構(gòu)還包含導電結(jié)構(gòu)形成于導電焊墊之上，并且導電結(jié)構(gòu)與導電焊墊電性連接，導電結(jié)構(gòu)具有彎曲的頂面，其界定出頂點。半導體裝置結(jié)構(gòu)更包含晶種層形成于導電結(jié)構(gòu)上，晶種層與導電結(jié)構(gòu)直接接觸，并且晶種層具有彎曲底面。半導體裝置結(jié)構(gòu)也包含后鈍化互連(ppi)結(jié)構(gòu)形成于晶種層之上，且后鈍化互連結(jié)構(gòu)具有彎曲底面。

在又一些實施例中，提供半導體裝置結(jié)構(gòu)的形成方法。此方法包含形成多個晶粒于第一晶片的第一基底之上，及形成導電結(jié)構(gòu)于其中一個晶粒之上，其中導電結(jié)構(gòu)界定出彎曲頂面。此方法還包含形成焊接材料在導電結(jié)構(gòu)上，且透過焊接材料對導電結(jié)構(gòu)進行功能測試。此方法更包含通過蝕刻制程移除焊接材料，使得在蝕刻制程之后，導電結(jié)構(gòu)的彎曲頂面保留在導電結(jié)構(gòu)上。

附圖說明

為了讓本發(fā)明實施例的各個觀點能更明顯易懂，以下配合所附附圖作詳細說明。應(yīng)該注意，根據(jù)工業(yè)中的標準范例，各個部件(feature)未必按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。

圖1a-1i是根據(jù)本發(fā)明的一些實施例，顯示形成半導體裝置結(jié)構(gòu)的各階段的剖面示意圖。

圖2a是根據(jù)本發(fā)明的一些實施例，顯示圖1f的a區(qū)的放大剖面示意圖。

圖2b是根據(jù)本發(fā)明的一些實施例，顯示圖1h的b區(qū)的放大剖面示意圖。

圖3是根據(jù)本發(fā)明的一些實施例，顯示半導體裝置結(jié)構(gòu)的剖面示意圖。

圖4是根據(jù)本發(fā)明的一些實施例，顯示晶片上的晶粒(die-on-wafer)結(jié)構(gòu)。

圖5a-5e是根據(jù)本發(fā)明的一些實施例，顯示扇出型晶片級封裝結(jié)構(gòu)。

圖6是根據(jù)本發(fā)明的一些實施例，顯示圖5c的c區(qū)的放大剖面示意圖。

【符號說明】

10～第一晶粒；

15～挑選/放置機；

20～第二晶粒；

22～探針；

40～蝕刻制程；

50～切割線；

100～第一晶片；

102～基底；

104～裝置元件；

110～第一層間介電層；

120～第二層間介電層；

130～金屬間介電層；

132～第一金屬層；

133～介層窗；

134～第二金屬層；

137、157～開口；

140～絕緣層；

142～導電焊墊；

150～保護層；

160～導電結(jié)構(gòu)；

160a～邊緣部分；

160b～中間部分；

162～焊接材料；

200～第二晶片；

202～第二基底

204～附著層

206～基礎(chǔ)層

208～晶種層

210～封裝層

214～導電柱結(jié)構(gòu)

216～貫穿整合型扇出型導孔；

230～第一鈍化層；

231～第一界面；

232～晶種層；

233～第二界面；

234～后鈍化結(jié)構(gòu)；

236～凸塊下金屬層；

238～電連接器；

240～第二鈍化層；

250～電連接器；

260～頂封裝結(jié)構(gòu)；

262～封裝基底；

264～半導體晶粒；

302～載體；

a～a區(qū)；

b～b區(qū)；

c～c區(qū)；

d1～第一深度；

d2～第二深度；

h1～第一高度；

h2～第二高度；

p、r～最低點。

具體實施方式

以下揭露內(nèi)容提供了許多用于實現(xiàn)在此所提供的標的的不同部件(feature)的不同實施例或范例。以下描述各部件及其排列方式的具體范例，以簡化本發(fā)明實施例的說明。當然，這些僅僅是范例，而不在于限制本發(fā)明實施例的保護范圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，并且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明實施例可在各個范例中重復附圖標記及/或字母。此重復是為了簡單和清楚的目的，其本身并非用于指定所討論的各個實施例及/或配置之間的關(guān)系。

以下描述一些實施例的變化。在各個不同示意圖及說明的實施例中，使用類似的數(shù)字來標注類似的元件。應(yīng)當理解的是，可在下述方法之前、之中及之后提供額外的操作，且方法中所描述的一些操作可為了此方法的其它實施例而被取代或移除。

在此提供半導體裝置結(jié)構(gòu)及其形成方法的一些實施例。根據(jù)本發(fā)明的一些實施例，圖1a-1i是顯示形成半導體裝置結(jié)構(gòu)的各階段的剖面示意圖，此半導體裝置結(jié)構(gòu)應(yīng)用于晶片級封裝。

參照圖1a，接收第一晶片100，且第一晶片100包含基底102?；?02可由硅或其它半導體材料制成；其他種類或是附加地，基底102可包含其它元素半導體材料，例如鍺(germanium)。在一些實施例中，基底102由化合物半導體制成，例如：碳化硅(siliconcarbide)、砷化鎵(galliumarsenic)、砷化銦(indiumarsenide)或磷化銦(indiumphosphide)。在一些實施例中，基底102由合金半導體制成，如：硅鍺(silicongermanium)、碳化硅鍺(silicongermaniumcarbide)、磷化鎵砷(galliumarsenicphosphide)或磷化鎵銦(galliumindiumphosphide)。在一些實施例中，基底102包含外延層，例如，基底102具有外延層疊加在主體半導體上。

第一層間介電(inter-layerdielectric，ild)層110形成于基底102之上，且第二層間介電層120形成于第一層間介電層110之上。在一些實施例中，第一層間介電層110由氧化硅(siox)、氮化硅(sixny)、氮氧化硅(sion)或前述的組合制成。在一些實施例中，第二層間介電層120是由氧化硅(siox)、氮化硅(sixny)、氮氧化硅(sion)或前述的組合制成。在一些實施例中，第一層間介電層110是通過電鍍(plating)、無電解電鍍(electrolessplating)、濺鍍(sputtering)或化學氣相沉積法(chemicalvapordeposition，cvd)形成。在一些實施例中，第二層間介電層120是通過電鍍、無電解電鍍、濺鍍或化學氣相沉積法形成。

裝置元件104形成于第一層間介電層110之中。裝置元件104包含晶體管(例如：金氧半導體場效晶體管(metaloxidesemiconductorfieldeffecttransistor，mosfet)、互補式金氧半導體(complementarymetaloxidesemiconductor，cmos)晶體管、雙極結(jié)型晶體管(bipolarjunctiontransistors，bjt)、高電壓晶體管(high-voltagetransistors)、高頻晶體管(high-frequencytransistors)、p通道和/或n通道場效晶體管(p-channeland/ornchannelfieldeffecttransistors，pfets/nfets)等等)、二極管(diodes)和/或其它適用的元件。實施各種制程以形成裝置元件104，例如：沉積、蝕刻、注入、光微影技術(shù)、退火和/或其它適用的制程。在一些實施例中，在前段(front-end-of-line，feol)制程中，裝置元件104形成于基底102之中。

基底102可包含各種摻雜區(qū)，例如p型井或n型井。摻雜區(qū)可用p型摻雜物，例如硼或bf2，和/或用n型摻雜物，例如磷(p)或砷(as)，進行摻雜。摻雜區(qū)可直接形成于基底102上、p井結(jié)構(gòu)中、n井結(jié)構(gòu)中或雙井結(jié)構(gòu)中。

基底102可更包含隔離部件(未繪示)，例如淺溝槽隔離(shallowtrenchisolation，sti)部件或局部硅氧化(localoxidationofsilicon，locos)部件。隔離部件可界定和隔離各種裝置元件。

如圖1b所示，根據(jù)一些實施例，在第二層間介電層120形成后，于第二層間介電層120之上形成金屬間介電(inter-metaldielectric，imd)層130。

金屬間介電層130由氧化硅(siox)、氮化硅(sixny)、氮氧化硅(sion)、低介電常數(shù)(low-k)介電材料或前述的組合制成。在一些實施例中，金屬間介電層130由具有介電常數(shù)小于約2.5的極低介電常數(shù)(extremelow-k，elk)介電材料制成。在一些實施例中，極低介電常數(shù)介電材料包含摻雜碳的氧化硅、非晶形氟化碳、聚對二甲苯(parylene)、雙苯環(huán)丁烯(bis-benzocyclobutenes，bcb)、聚四氟乙烯(polytetrafluoroethylene，ptfe)(鐵氟龍)或碳氧化硅聚合物(siliconoxycarbidepolymers)(sioc)。在一些實施例中，極低介電常數(shù)介電材料包含多孔的現(xiàn)有介電材料，例如：含氫半硅氧烷(hydrogensilsesquioxane，hsq)、多孔的甲基半硅氧烷(porousmethylsilsesquioxane，msq)、多孔的聚芳基醚(porouspolyarylether，pae)、多孔的硅低介電材料(poroussilk)或多孔的氧化硅(poroussio2)。在一些實施例中，通過等離子體增強化學氣相沉積(plasmaenhancedchemicalvapordeposition，pecvd)制程或通過旋轉(zhuǎn)涂布制程沉積金屬間介電層130。

第一金屬層132、介層窗(via)133及第二金屬層134形成于金屬間介電層130之中。第一金屬層132透過第二層間介電層120中的各種金屬線和介層窗(未確切地繪示于目前的圖中)電性連接于裝置元件104。金屬間介電層130、第一金屬層132、介層窗133及第二金屬層134被統(tǒng)稱為重分布層(redistributionlayer，rdl)結(jié)構(gòu)且在后段(back-end-of-line，beol)制程中形成。

第一金屬層132、介層窗133及第二金屬層134各自獨立地由銅、銅合金、鋁、鋁合金、鎢、鎢合金、鈦、鈦合金、鉭或鉭合金制成。在一些實施例中，第一金屬層132、介層窗133及第二金屬層134通過電鍍制程、無電解電鍍制程、濺鍍制程或化學氣相沉積制程形成。

如圖1c所示，根據(jù)一些實施例，重分布層結(jié)構(gòu)形成之后，于金屬間介電層130之上形成絕緣層140。之后，于絕緣層140中形成開口137，以露出第二金屬層134的頂面。

在一些實施例中，絕緣層140由聚苯惡唑(polybenzoxazole)、雙苯環(huán)丁烯(bcb)、聚硅氧(silicone)、丙烯酸酯(acrylate)、硅氧烷(siloxane)或前述的組合制成。在一些實施例中，絕緣層140通過等離子體增強化學氣相沉積(pecvd)制程或通過旋轉(zhuǎn)涂布制程形成。

之后，如圖1d所示，根據(jù)一些實施例，在開口137中形成導電焊墊142，且導電焊墊142在絕緣層140之上。導電焊墊142電性連接于第二金屬層134。

導電焊墊142由導電材料，例如：銅、銅合金、鋁、鋁合金、鎢、鎢合金、鈦、鈦合金、鉭或鉭合金制成。導電焊墊142可通過電鍍、無電解電鍍、濺鍍或化學氣相沉積法(cvd)形成。在一些實施例中，導電焊墊142是通過將導電材料例如金屬材料填入開口137中且在絕緣層140上而形成。之后，利用化學機械研磨(chemicalmechanicalpolishing，cmp)制程移除多余的導電材料。

之后，如圖1e所示，根據(jù)一些實施例，于絕緣層140之上形成保護層150。在保護層150之中形成開口157，以露出導電焊墊142的頂面的選擇部分。保護層150用于保護在下面的層免于損傷。

保護層150由無機材料，例如：氮化硅、氧化硅、氮氧化硅(siliconoxynitride)、六甲基二硅氮烷(hexamethyldisilazane，hmds)或前述的組合制成。或者，保護層150由聚合物，例如：聚亞酰胺(polyimide，pi)、環(huán)氧化物(epoxy)、阻焊劑(solderresist，sr)、含氟聚合物或前述的組合制成。保護層150是通過化學氣相沉積(cvd)制程或通過施轉(zhuǎn)涂布制程形成。

之后，如圖1f所示，根據(jù)一些實施例，于開口157之中形成導電結(jié)構(gòu)160，且導電結(jié)構(gòu)160在保護層150之上。

導電結(jié)構(gòu)160由導電材料，例如：銅、銅合金、金、金合金、銀、銀合金或其它合適的材料制成。導電結(jié)構(gòu)160可通過電鍍制程、無電解電鍍制程、濺鍍制程或化學氣相沉積(cvd)制程形成。在一些實施例中，使用電鍍制程，且電鍍槽(platingbath)包含cuso4、hcl、h2so4、抑制物及添加物。

在整合封裝制程的期間，導電結(jié)構(gòu)160可作為與芯片探針系統(tǒng)(cpsystem)的接觸介面。芯片探測制程可有益于確保只有已知的好晶粒(knowngooddies，kgd)被整合至封裝好的芯片產(chǎn)品中，借此增加生產(chǎn)效率及降低整體成本。在一些實施例中，當導電結(jié)構(gòu)160通過電鍍形成，導電結(jié)構(gòu)160的橫向剖面輸廓取決于導電結(jié)構(gòu)160的沉積厚度。如果導電結(jié)構(gòu)160沉積超過20μm，導電結(jié)構(gòu)160的頂面會是平坦的。在一些實際情況中，平坦的表面可能無法提供最適合芯片探針系統(tǒng)的微型探針針腳的探測介面。因此，在一些實施例中，導電結(jié)構(gòu)160沉積的厚度小于20μm或甚至小于10μm，以影響非平坦的頂面(如：彎曲、內(nèi)凹/外凸的頂面)的生成。

根據(jù)一些實施例，圖2a顯示圖1f的a區(qū)的放大剖面示意圖。目前的范例的導電結(jié)構(gòu)160具有大致上內(nèi)凹的輪廓，其包含較高的邊緣部分160a及較低的中間部分160b，中間部分160b被邊緣部分160a包圍。邊緣部分160a的頂面大致上為平坦的，且大致上與保護層150的頂面平行。相比之下，中間部分160b未與保護層150的頂面平行，且具有彎曲的頂面。

如圖2a所示，導電結(jié)構(gòu)160界定出第一高度h1，其是從保護層150的頂面量測至導電結(jié)構(gòu)160的邊緣的頂面。導電結(jié)構(gòu)160具有界定出頂點(如，最低點p)的內(nèi)凹頂面。內(nèi)凹頂面的頂點(如，p點)是在從邊緣部分160a的頂面的第一深度d1處。中間部分160b的最低點p高于保護層150的頂面。第一高度h1大于第一深度d1，以提供最適合芯片探針系統(tǒng)的微型探針針腳的探測介面。

如圖1g所示，根據(jù)一些實施例，導電結(jié)構(gòu)160形成之后，于導電結(jié)構(gòu)160之上形成焊接材料162，以在功能測試的過程中，提供探針(如，針腳頭)22可靠探測介面。

將芯片探針系統(tǒng)的探針22配置為探測焊接材料162，以測定裝置元件104的功能。在功能測試的過程中，為了檢查下層的導電結(jié)構(gòu)160的電性功能，將探針22移動至焊接材料162上方處且與焊接材料162接觸。焊接材料162作為附著層之用，以增強探針22和導電結(jié)構(gòu)160之間的電性接觸效能。此外，焊接材料162作為保護導電結(jié)構(gòu)160免于受到探針22傷害之用。

焊接材料162順應(yīng)性地形成于導電結(jié)構(gòu)160上，焊接材料162的輪廓大致上遵照導電結(jié)構(gòu)160的輪廓。此外，焊接材料162的厚度小于導電結(jié)構(gòu)160的厚度。因此，焊接材料162具有非平坦或彎曲的剖面輪廓。在一些實施例中，導電結(jié)構(gòu)160的厚度與焊接材料162的厚度的比值在從約1.5到約5的范圍內(nèi)。因為焊接材料162也具有非平坦的頂面，此非平坦的頂面提供最適合芯片探針系統(tǒng)的微型探針針腳的探測介面。

如圖4所示，通過功能測試的裝置元件104(在第一晶片100上)將被標記為良好的第一晶粒(例如，在第一晶粒10的頂面上標記一些記號，如勾號)。功能測試之后，一些“已知良好的晶粒(knowngooddies，kgd)”已被標記。功能測試用來檢查裝置元件104的功能，以確保第一晶粒10的品質(zhì)。因此，可改善封裝結(jié)構(gòu)的產(chǎn)量。

如圖1h所示，根據(jù)一些實施例，在功能測試之后，移除焊接材料162。在一些實施例中，對焊接材料162進行蝕刻制程40以移除焊接材料162。因為焊接材料162比導電結(jié)構(gòu)160薄，所以很容易移除焊接材料162而不會傷害導電結(jié)構(gòu)160原本的輪廓。在移除焊接材料162的蝕刻制程40之后，內(nèi)凹頂面保留在導電結(jié)構(gòu)160上。

在一些實施例中，蝕刻制程40是濕式蝕刻制程，且蝕刻劑包含hf、h2so4、hcl、hno3、h2o2或前述的組合。因此，可在沒有進行化學機械研磨制程的情況下，進行焊接材料162的后探測(postprobing)移除。

根據(jù)一些實施例，圖2b顯示圖1h的b區(qū)的放大剖面示意圖。導電結(jié)構(gòu)160具有較高的邊緣部分160b和較低的中間部分160b，且中間部分160b被邊緣部分160a包圍。邊緣部分160a的頂面大致上與保護層150的頂面平行。在蝕刻制程40之后，彎曲的頂面保留在導電結(jié)構(gòu)160的中間部分160b上。

在蝕刻制程40之后，導電結(jié)構(gòu)160的整體結(jié)構(gòu)輪廓大致上保留。例如，后蝕刻的導電結(jié)構(gòu)160具有第二高度h2，第二高度h2從保護層150的頂面量測到導電結(jié)構(gòu)160的邊緣部分160a的頂面。導電結(jié)構(gòu)160具有內(nèi)凹頂面，且在最低點r的內(nèi)凹頂面具有從邊緣部分160a的頂面量測的第二深度d2。中間部分160b的最低點r高于保護層150的頂面。第二高度h2仍然大于第二深度d2。在一些實施例中，第二高度h2在約2μm到約9μm的范圍內(nèi)。在另一些實施例中，第二深度d2在約1μm到約4.5μm的范圍內(nèi)。在一些實施例中，第二高度h2與第二深度d2的比值在約1.1到約9的范圍內(nèi)。應(yīng)該注意的是，導電結(jié)構(gòu)160的高度與深度的輪廓比值應(yīng)被謹慎地控制，因為不足的比值會產(chǎn)生令人較不滿意的芯片探針系統(tǒng)(例，探針22的頭)的接觸介面，而大的比值可能導致電阻的增加。例如，如果比值大于9，電阻會過大而導致不想要的rc訊號的延遲。相反地，如果比值小于1.1，(與探針22的頭的)電性接觸效能可能受損。根據(jù)目前的一些實施例的濕式蝕刻方法，在導電結(jié)構(gòu)160的輪廓產(chǎn)生上提供有效的控制，且提供更精簡和符合成本效益的封裝探針制程。

再參照圖2b，與圖2a所示的預(yù)蝕刻(pre-etch)結(jié)構(gòu)相比，后蝕刻的導電結(jié)構(gòu)160的第二高度h2稍微小于第一高度h1，且第二深度d2稍微小于第一深度d1。

應(yīng)注意的是，如果焊接材料162通過研磨制程移除，例如化學機械研磨(cmp)制程，在焊接材料162的下方需要較高/較厚的導電結(jié)構(gòu)160，以補償過多的材料移除。換句話說，為了防止導電結(jié)構(gòu)160受到化學機械研磨制程的傷害，導電結(jié)構(gòu)160必須過度沉積，以形成厚的導電結(jié)構(gòu)，例如大于20μm。然而，導電結(jié)構(gòu)160的過度沉積的材料構(gòu)成材料額外的浪費，因為材料會被后續(xù)的化學機械研磨制程移除。根據(jù)目前的一些實施例的蝕刻制程40可容許使用較薄輪廓的導電結(jié)構(gòu)160(例如小于10μm)。因此，形成導電結(jié)構(gòu)160所需的材料量和制造時間及成本都顯著地減少。除此之外，因為化學機械研磨制程可能會產(chǎn)生大量的殘渣，此殘渣可能會污染晶片及形成在晶片上的結(jié)構(gòu)，所以使用蝕刻制程40取代化學機械研磨制程可防止對晶片及形成于晶片上的結(jié)構(gòu)產(chǎn)生進一步的傷害，并且使后續(xù)的清潔制程較為容易。

再者，如果通過化學機械研磨制程移除焊接材料162，導電結(jié)構(gòu)160的頂面會受到影響，且在化學機械研磨制程之后變平坦。然而，在說明的實施例中，由于移除焊接材料162的步驟是通過蝕刻制程40進行而不是使用化學機械研磨制程，當焊接材料162是通過蝕刻制程40移除時，在蝕刻制程40之后，彎曲的頂面會保留在導電結(jié)構(gòu)160上。

具有非平坦/彎曲頂面和較薄厚度的導電結(jié)構(gòu)160具有較高的導電率。因此，可改善半導體裝置結(jié)構(gòu)的效能。在一些實施例中，相較于導電結(jié)構(gòu)160的平坦頂面的導電率，導電結(jié)構(gòu)160的內(nèi)凹頂面的導電率提供了在約30％到約55％的范圍內(nèi)的增加的導電率。本發(fā)明的一些實施例提供的優(yōu)點可包含在功能測試期間的良好的電性接觸、良好的電性效能(較少的rc延遲)及導電結(jié)構(gòu)160與后鈍化互連結(jié)構(gòu)234之間良好的附著。

之后，根據(jù)一些實施例，如圖1i所示，沿著切割線50切割第一晶片100，以形成多個晶粒10。

根據(jù)一些實施例，圖4顯示晶片上的晶粒(die-on-wafer)結(jié)構(gòu)。接收第二晶片200，且第二晶片200與第一晶片100相似。使用挑選/放置機15來挑選出良好的第一晶粒10放在良好的第二晶粒20的頂面上。因此，獲得晶片上的晶粒結(jié)構(gòu)。應(yīng)該注意的是，每一個第一晶粒10的尺寸小于每一個第二晶粒20的尺寸。因此，多于一個良好的第一晶粒10被放置在第二晶片200的單一第二晶粒20上。

根據(jù)一些實施例，圖3顯示半體裝置結(jié)構(gòu)的剖面示意圖。除了導電結(jié)構(gòu)160的頂面輪廓不同以外，圖3的半導體裝置結(jié)構(gòu)與圖1h所示的半導體裝置結(jié)構(gòu)相似。用于形成圖3中的半導體裝置結(jié)構(gòu)的制程和材料可與那些用于形成圖1a-1h中的半導體裝置結(jié)構(gòu)的制程和材料類似，且在此不重復。

如圖3所示，在蝕刻制程之后，導電結(jié)構(gòu)160具有非平坦頂面(彎曲頂面)。在此實施例中，在蝕刻制程之后，導電結(jié)構(gòu)160具有外凸的頂面，其界定出頂點(例如，彎曲的外凸頂面的末端/最高點)。應(yīng)注意的是，當在導電結(jié)構(gòu)160上進行功能測試時，于導電結(jié)構(gòu)160上形成暫時性的焊接材料。在功能測試之后，通過蝕刻制程40，而不是通過研磨制程，移除焊接材料162，因此，外凸頂面會保留在導電結(jié)構(gòu)160上。導電結(jié)構(gòu)160的外凸頂面的導電率高于導電結(jié)構(gòu)的平坦頂面的導電率。因此，可以改善半導體裝置結(jié)構(gòu)的效能。

根據(jù)一些實施例，圖5a-5e顯示扇出型晶片級封裝結(jié)構(gòu)。扇出型晶片級封裝結(jié)構(gòu)表示芯片結(jié)構(gòu)上的輸入/輸出墊可分布于大于芯片結(jié)構(gòu)的面積，因此，可增加在芯片結(jié)構(gòu)的表面上的輸入/輸出墊的數(shù)量。

如圖5a所示，接收第二基底202。第二基底202是暫時性的支撐基底。在一些實施例中，第二基底202由半導體材料、陶瓷材料、聚合物材料、金屬材料、另一適合的材料或前述的組合制成。在一些實施例中，第二基底202是玻璃基底。在另一些實施例中，第二基底202是半導體基底，例如硅晶片。

于第二基底202上形成附著層204。在一些實施例中，附著層204由黏膠或薄層制成。在一些其它實施例，附著層204由受光照射容易從第二基底202脫落的光敏感材料制成。在一些實施例中，附著層204由熱敏感材料制成。

之后，于附著層204上形成基礎(chǔ)層206。在一些實施例中，基礎(chǔ)層206由聚合物或含有聚合物的層制成?；A(chǔ)層206可為聚對苯撐苯并雙惡唑(poly-p-phenylenebenzobisthiazole，pbo)層、聚亞酰胺(polyimide，pi)層、阻焊(sr)層、日本味之素干膜式增層膜(ajinomotobuildupfilm，abf)、晶粒貼附膜(dieattachfilm，daf)、另一合適的材料或前述的組合。在一些實施例中，附著層204和基礎(chǔ)層206沉積或疊層于第二基底202之上。

之后，于基礎(chǔ)層206之上形成晶種層208。在一些實施例中，晶種層208由導電材料制成，例如：ticu、tiwcu、tancu或前述的組合。在一些實施例中，通過沉積制程形成晶種層208，例如化學氣相沉積制程(cvd)、物理氣相沉積制程(physicalvapordepositionprocess，pvd)、另一合適制程或前述的組合。

于晶種層208之上形成導電柱結(jié)構(gòu)214。導電柱結(jié)構(gòu)214可由金屬材料制成，例如：銅、鋁、鎢、鎳、前述的合金或前述的組合。

導電柱結(jié)構(gòu)214和晶種層208的組合稱為貫穿整合型扇出型導孔(throughinfovia，tiv)216，也稱為貫穿導孔(throughvia)。在一些實施例中，導電柱結(jié)構(gòu)214和晶種層208由同樣的材料制成，因此兩者之間沒有可區(qū)分的界面。

如圖1a-1i所示，第一晶粒10形成于第一晶片100的第一基底102之上。之后，根據(jù)一些實施例，如圖5b所示，良好的第一晶粒10中的一個形成于基礎(chǔ)層206之上。

之后，于鄰近第一晶粒10及導電柱結(jié)構(gòu)214處形成封裝層210。第一晶粒10通過封裝層210與導電柱結(jié)構(gòu)214絕緣。更精確地說，第一晶粒10的裝置元件104通過封裝層210與導電柱結(jié)構(gòu)214絕緣。

封裝層210由模塑化合物制成，例如：液態(tài)環(huán)氧化物、可變形膠(deformablegel)、樹脂、聚亞酰胺、聚對苯撐苯并雙惡唑(pbo)、聚苯惡唑(polybenzoxazole)、苯環(huán)丁烯(benzocyclobutene，bcb)、聚硅氧(silicone)、丙烯酸酯(acrylate)或類似化合物。第一晶粒10的頂面大致上與導電柱結(jié)構(gòu)214的頂面齊平。

之后，根據(jù)一些實施例，如圖5c所示，于晶粒10及導電柱結(jié)構(gòu)214之上形成第一鈍化層230。然后，將第一鈍化層230圖案化以露出導電結(jié)構(gòu)160的彎曲頂面，且于導電結(jié)構(gòu)160的彎曲頂面之上形成晶種層232。

晶種層232通過無電解電鍍法，而不使用冗長的光微影技術(shù)制程，自我對準于導電結(jié)構(gòu)160之上。晶種層232由金屬材料制成，例如：ticu、tiwcu、tancu或前述的組合。

之后，于晶種層232之上形成后鈍化互連(post-passivationinterconnect，ppi)結(jié)構(gòu)234。后鈍化互連結(jié)構(gòu)234透過晶種層232與導電結(jié)構(gòu)160電性連接。

相較于導電結(jié)構(gòu)160，晶種層232相對地薄。在一些實施例中，晶種層232的厚度在約1μm到約6μm的范圍內(nèi)。因此，當晶種層232順應(yīng)性地形成于導電結(jié)構(gòu)160上時，晶種層232的外形輪廓與導電結(jié)構(gòu)160的外形輪廓相似。晶種層232具有內(nèi)凹頂面和內(nèi)凹底面。

應(yīng)該注意的是，晶種層232和導電結(jié)構(gòu)160由不同的材料制成，因此，可觀察到不同材料之間的界面。換句話說，導電結(jié)構(gòu)160的彎曲頂面可以在扇出型晶片級封裝結(jié)構(gòu)中觀察到。除此之外，晶種層232和后鈍化互連結(jié)構(gòu)234由不同材料制成，因此，也可以觀察到晶種層232的彎曲頂面。

根據(jù)一些實施例，圖6顯示圖5c的c區(qū)的放大剖面示意圖。導電結(jié)構(gòu)160的內(nèi)凹頂面與晶種層232的內(nèi)凹底面直接接觸。后鈍化互連結(jié)構(gòu)234的彎曲底面與晶種層232的內(nèi)凹頂面直接接觸。

應(yīng)該注意的是，晶種層232和導電結(jié)構(gòu)160由不同材料制成，因此導電結(jié)構(gòu)160和晶種層232之間有第一界面231。此外，晶種層232和后鈍化互連結(jié)構(gòu)234由不同材料制成，因此，晶種層232與后鈍化互連結(jié)構(gòu)234之間有第二界面233。第一界面231和第二界面233未與第一鈍化層230的頂面平行。換句話說，導電結(jié)構(gòu)160的彎曲頂面與晶種層232的彎曲底面直接接觸，以形成第一界面231，且晶種層232的彎曲頂面與后鈍化互連結(jié)構(gòu)234的彎曲底面直接接觸，以形成第二界面233。

在后鈍化互連結(jié)構(gòu)234形成之后，于第一鈍化層230之上形成第二鈍化層240。之后，在第二鈍化層240中形成溝槽，以露出后鈍化互連結(jié)構(gòu)234的頂面。然后，根據(jù)一些實施例，如圖5d所示，在溝槽中形成凸塊下金屬層(underbumpmetallurgy，ubm)236。之后，于凸塊下金屬層236之上形成電連接器238。后鈍化互連結(jié)構(gòu)234透過晶種層232與導電結(jié)構(gòu)160電性連接，且電連接器238透過凸塊下金屬層236與后鈍化互連結(jié)構(gòu)234電性連接。

凸塊下金屬層236可由導電材料制成，例如：鈦、氮化鈦(tin)、氮化鉭(tan)、鉭、鎢、鎢合金、鈦合金或鉭合金。此外，凸塊下金屬層236可含有附著層和/或潤濕層。在一些實施例中，凸塊下金屬層236更包含銅晶種層。在一些實施例中，凸塊下金屬層236通過電鍍、無電解電鍍或濺鍍形成。

電連接器238由導電材料制成，例如：銅、銅合金、鋁、鋁合金、鎢、鎢合金、鈦、鈦合金、鉭或鉭合金。在一些實施例中，電連接器238通過電鍍、無電解電鍍、濺鍍或化學氣相沉積法形成。

之后，根據(jù)一些實施例，如圖5e所示，移除第二基底202和附著層204，將圖5d的結(jié)構(gòu)翻轉(zhuǎn)并附著至載體302，結(jié)果基礎(chǔ)層206面朝上且露出。載體302包含光敏感或熱敏感的膠帶，且膠帶容易從電連接器238脫離。

之后，移除基礎(chǔ)層206的一部分以形成開口(未繪示)。在一些實施例中，移除晶種層208的一部分，且露出晶種層208。在一些其它實施例中，沒有移除晶種層208或完全地移除晶種層208。在另一些其它實施例中，通過激光鉆孔制程、蝕刻制程或另一合適制程形成開口。

在開口形成之后，將電連接器250填入開口內(nèi)。之后，將頂封裝結(jié)構(gòu)260接合至電連接器250。頂封裝結(jié)構(gòu)260包含封裝基底262和半導體晶粒264。在一些實施例中，半導體晶粒264包含記憶體晶粒，例如：靜態(tài)隨機存取記憶體(staticrandomaccessmemory、sram)晶粒、動態(tài)隨機存取記憶體(dynamicrandomaccessmemory，dram)晶?；蝾愃频挠洃涹w晶粒。

導電柱結(jié)構(gòu)214具有第一表面和相對于第一表面的第二表面，后鈍化互連結(jié)構(gòu)234形成于導電柱結(jié)構(gòu)214的第一表面之上。頂封裝結(jié)構(gòu)260形成于導電柱結(jié)構(gòu)214的第二表面之上，且頂封裝結(jié)構(gòu)260透過電連接器250與導電柱結(jié)構(gòu)214電性連結(jié)。

之后，半導體裝置結(jié)構(gòu)可繼續(xù)進行其它制程，以形成其它結(jié)構(gòu)或裝置。之后，進行切割制程將圖5e的結(jié)構(gòu)分離成芯片封裝。

以上提供半導體裝置結(jié)構(gòu)及其形成方法的一些實施例。于基底之上形成導電焊墊，且于導電焊墊之上形成導電結(jié)構(gòu)。當對導電結(jié)構(gòu)進行功能測試時，在導電結(jié)構(gòu)上形成暫時性的焊接材料。在功能測試之后，通過蝕刻制程，而不是研磨制程，移除焊接材料。因此，內(nèi)凹或外凸的頂面會保留在導電結(jié)構(gòu)上。導電結(jié)構(gòu)的內(nèi)凹或外凸的頂面的導電率高于導電結(jié)構(gòu)的平坦頂面的導電率。因此，可以改善半導體裝置結(jié)構(gòu)的效能。

在一些實施例中，提供半導體裝置結(jié)構(gòu)。半導體裝置結(jié)構(gòu)包含基底及形成于基底之上的導電焊墊。半導體裝置結(jié)構(gòu)包含保護層形成于導電焊墊之上，且保護層具有溝槽。半導體裝置結(jié)構(gòu)包含導電結(jié)構(gòu)可接近地安排穿過保護層的溝槽且與導電焊墊電性連接，且導電結(jié)構(gòu)具有彎曲的頂面其界定出頂點，且彎曲頂面的頂點高于保護層的頂面。

在另一些實施例中，半導體裝置結(jié)構(gòu)更包含晶種層順應(yīng)性地形成于導電結(jié)構(gòu)之上，其中晶種層具有彎曲頂面及彎曲底面。

在另一些實施例中，半導體裝置結(jié)構(gòu)的導電結(jié)構(gòu)的彎曲頂面與晶種層的彎曲底面直接接觸。

在又一些實施例中，半導體裝置結(jié)構(gòu)更包含后鈍化互連(ppi)結(jié)構(gòu)形成于晶種層之上，其中后鈍化互連結(jié)構(gòu)透過晶種層與導電結(jié)構(gòu)電性連接，且后鈍化互連結(jié)構(gòu)具有彎曲底面。

在又一些實施例中，半導體裝置結(jié)構(gòu)的后鈍化互連結(jié)構(gòu)的彎曲底面與晶種層的彎曲頂面直接接觸。

在又一些實施例中，半導體裝置結(jié)構(gòu)的導電結(jié)構(gòu)具有在保護層上的邊緣部分以及在溝槽內(nèi)的中間部分，中間部分具有內(nèi)凹頂面，其界定出通過頂點的內(nèi)凹深度，且邊緣部分的頂面大抵上平行于保護層的頂面。

在又一些實施例中，半導體裝置結(jié)構(gòu)的導電結(jié)構(gòu)界定出從保護層的頂面至導電結(jié)構(gòu)的邊緣部分的頂面的高度，此高度在從約1μm到約8μm的范圍內(nèi)，且此高度大于頂點的深度。

在又一些實施例中，半導體裝置結(jié)構(gòu)的導電結(jié)構(gòu)具有從保護層的頂面至導電結(jié)構(gòu)的邊緣部分的頂面的高度，內(nèi)凹頂面在最低點處具有從邊緣部分的頂面量測的深度，且導電結(jié)構(gòu)的上述高度與頂點的上述深度的比值在從約1.1至約9的范圍內(nèi)。

在一些實施例中，提供半導體裝置結(jié)構(gòu)。半導體裝置結(jié)構(gòu)包含基底及形成于基底之上的導電焊墊。半導體裝置結(jié)構(gòu)包含導電結(jié)構(gòu)形成于導電焊墊之上，并且導電結(jié)構(gòu)與導電焊墊電性連接，導電結(jié)構(gòu)具有彎曲的頂面其界定出頂點。半導體裝置結(jié)構(gòu)包含晶種層形成于導電結(jié)構(gòu)上，晶種層與導電結(jié)構(gòu)直接接觸，并且晶種層具有彎曲底面。半導體裝置結(jié)構(gòu)包含后鈍化互連(ppi)結(jié)構(gòu)形成于晶種層之上，且后鈍化互連結(jié)構(gòu)具有彎曲底面。

在另一些實施例中，半導體裝置結(jié)構(gòu)的后鈍化互連結(jié)構(gòu)的彎曲底面與晶種層直接接觸。

在又一些實施例中，半導體裝置結(jié)構(gòu)的導電結(jié)構(gòu)及晶種層由不同材料制成，且導電結(jié)構(gòu)的彎曲頂面與晶種層的彎曲底面接觸，以形成導電結(jié)構(gòu)和晶種層之間的彎曲界面。

在又一些實施例中，半導體裝置結(jié)構(gòu)的導電結(jié)構(gòu)具有邊緣部分及中間部分，中間部分具有內(nèi)凹頂面，且邊緣部分具有平坦頂面。

在又一些實施例中，半導體裝置結(jié)構(gòu)的導電結(jié)構(gòu)具有從保護層的頂面至導電結(jié)構(gòu)的平坦頂面的高度，內(nèi)凹頂面的頂點界定出從邊緣部分的平坦頂面量測的內(nèi)凹深度，其中導電結(jié)構(gòu)的上述高度與上述內(nèi)凹深度的比值在從約1.1到約9的范圍內(nèi)。

在又一些實施例中，半導體裝置結(jié)構(gòu)更包含凸塊下金屬層形成于后鈍化互連結(jié)構(gòu)之上，以及電連接器形成于凸塊下金屬層之上，其中電連接器通過凸塊下金屬層與后鈍化互連結(jié)構(gòu)電性連接。

在一些實施例中，提供半導體裝置結(jié)構(gòu)的形成方法。此方法包含形成多個晶粒于第一晶片的第一基底之上，及形成導電結(jié)構(gòu)于其中一個晶粒之上，其中導電結(jié)構(gòu)界定出彎曲頂面。此方法包含形成焊接材料在導電結(jié)構(gòu)上，且透過焊接材料對導電結(jié)構(gòu)進行功能測試。此方法包含通過蝕刻制程移除焊接材料，使得在蝕刻制程之后，導電結(jié)構(gòu)的彎曲頂面保留在導電結(jié)構(gòu)上。

在另一些實施例中，上述移除焊接材料的步驟的進行沒有使用化學機械研磨制程。

在又一些實施例中，半導體裝置結(jié)構(gòu)的形成方法更包含形成晶種層于導電結(jié)構(gòu)之上，其中晶種層具有彎曲頂面，以及形成后鈍化互連結(jié)構(gòu)于晶種層之上，其中后鈍化互連結(jié)構(gòu)通過晶種層與導電結(jié)構(gòu)電性連接。

在又一些實施例中，半導體裝置結(jié)構(gòu)的形成方法更包含切割第一晶片以獲得這些晶粒，將這些晶粒中的一個放置于第二晶片的第二基底之上，以及形成導電柱結(jié)構(gòu)于第二基底之上，其中這些晶粒被導電柱結(jié)構(gòu)圍繞。

在又一些實施例中，半導體裝置結(jié)構(gòu)的形成方法更包含在形成上述導電柱結(jié)構(gòu)后，形成封裝層與這些晶粒相鄰，其中這些晶粒通過封裝層與導電柱結(jié)構(gòu)絕緣。

在又一些實施例中，上述導電結(jié)構(gòu)形成于保護層內(nèi)，保護層具有頂面，且導電結(jié)構(gòu)的彎曲頂面的頂點保持在保護層的頂面上方。

以上概述了數(shù)個實施例的部件，使得在本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者可以更加理解本發(fā)明實施例的各方面。在本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者應(yīng)該理解，他們可以容易地使用本發(fā)明實施例作為基礎(chǔ)，來設(shè)計或修改用于實施與在此所介紹實施例相同的目的及/或達到相同優(yōu)點的其他制程和結(jié)構(gòu)。在本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者也應(yīng)該理解，這些等效的構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，在此可以做出各種改變、取代或其他選擇。