技術總結
本實用新型提供一種測試結構，所述測試結構包括呈陣列設置的多個MOS晶體管；所述MOS晶體管包括形成于襯底中的SiGe源區(qū)、SiGe漏區(qū)以及形成于所述襯底上并位于所述SiGe源區(qū)與SiGe漏區(qū)之間的柵極結構；所述SiGe源區(qū)及SiGe漏區(qū)均通過所述第一連接金屬層引出，用于測試SiGe界面整合質(zhì)量。本實用新型的測試結構不具有破壞性，可以實現(xiàn)全區(qū)域的MOS晶體管陣列SiGe界面整合（interface?integration）質(zhì)量測試，及時在第一連接金屬層階段得到器件的漏電性能，可以將測試周期由2個月減少為0.5個月，大大提高了生產(chǎn)效率。

技術研發(fā)人員：何鳳英
受保護的技術使用者：中芯國際集成電路制造（北京）有限公司;中芯國際集成電路制造（上海）有限公司
文檔號碼：201621345757
技術研發(fā)日：2016.12.09
技術公布日：2017.06.16