專利名稱：：基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及電子電路測(cè)試領(lǐng)域，尤其涉及印制電^各組裝板的邊界掃描測(cè)試的領(lǐng)域。
背景技術(shù)：
：隨著半導(dǎo)體工業(yè)的發(fā)展，組裝板上信號(hào)鏈路的速度、io密度越來越高，而來自消費(fèi)市場(chǎng)的驅(qū)動(dòng)力使得組裝板的面積、面市時(shí)間的壓力也越來越大，這使得傳統(tǒng)的結(jié)構(gòu)化測(cè)試方法愈來愈無法滿足組裝板業(yè)的需求。作為新一代的測(cè)試架構(gòu)邊界掃描鏈路測(cè)試，日益引起業(yè)界的關(guān)注，這種測(cè)試架構(gòu)在硅片內(nèi)部提供了一系列的寄存器的控制器，以實(shí)現(xiàn)結(jié)構(gòu)化測(cè)試所需的，對(duì)組裝板上電氣網(wǎng)絡(luò)進(jìn)行控制與可視性。如今，大多數(shù)的大規(guī)模的集成電路在硅片內(nèi)部集成了與IEEE1149.1標(biāo)準(zhǔn)相兼容的邊界掃描電路。而且，與之相對(duì)應(yīng)的測(cè)試工具，也得到了工業(yè)界的良好支持。為此，無數(shù)的系統(tǒng)供應(yīng)商，從PC到大型的電信系統(tǒng)，直至航空，航天，都要求在系統(tǒng)設(shè)計(jì)時(shí)，充分利用邊界掃描測(cè)試架構(gòu)所帶來的便利，來提高系統(tǒng)的可測(cè)試性，從而提高產(chǎn)品質(zhì)量，降低系統(tǒng)成本，增強(qiáng)市場(chǎng)竟?fàn)幜?。邊界掃描測(cè)試要求印制板上所有與IEEE1149.1相容的器件在電路中構(gòu)成一個(gè)邊界掃描鏈路。這樣可以避免了多時(shí)鐘域，從而無需面對(duì)各個(gè)掃描鏈路同步這類棘手的問題，并且只需提供一個(gè)測(cè)試頭，從而減小了元器件成本及印制板板面開銷。最終的邊界掃描測(cè)試應(yīng)用可以用一臺(tái)廉價(jià)的PC經(jīng)由并口來執(zhí)行而不需要昂貴的、專門的測(cè)試控制器，從而減小了測(cè)試成本。由于邊界掃描測(cè)試架構(gòu)的廣泛適用性，工業(yè)界很快的發(fā)現(xiàn)這一架構(gòu)在嵌入式系統(tǒng)的調(diào)試、在系統(tǒng)配置方面的潛力，促使這一架構(gòu)變得更加流行。但是由于被賦予了額外的功能而影響了互操作性，因?yàn)檫@些專門的工具都不允許自己的器件和第三方的邊界掃描器件處于同一個(gè)掃描鏈路之中。4此外，邊界掃描測(cè)試工具也,人簡(jiǎn)單互連測(cè)試，以及對(duì)由邊界掃描的輸入輸出所包圍的筒單組合邏輯的測(cè)試，發(fā)展到對(duì)存儲(chǔ)器乃至對(duì)非易失性的存儲(chǔ)器如閃存的在系統(tǒng)配置。這樣的測(cè)試應(yīng)用需要大量的測(cè)試向量，對(duì)板上的邊界掃描鏈路作適當(dāng)?shù)姆指睿瑢]有參與測(cè)試的邊界掃描鏈路從整個(gè)掃描鏈路中移除，會(huì)帶來效率上的巨大提升。針對(duì)這種需求，現(xiàn)有的技術(shù)是采用半導(dǎo)體廠商開發(fā)出一系列的邊界掃描鏈路管理的器件，如TISN74LVT8986,國家半導(dǎo)體STA112等。但是使用這些器件來管理板上邊界掃描鏈路的同時(shí)，無疑會(huì)增加元器件、印制板的成本。近年來，隨著PLD(ProgrammableLogicDevice)可編程邏輯器件、FPGA(FieldProgrammableGateArray)可編程邏輯門陣列才支術(shù)的發(fā)展，越來越多的PLD、FPGA一皮用于電鴻"沒計(jì)之中，而且我們也發(fā)現(xiàn)，PLD/FPGA的內(nèi)部及外部輸入輸出(10)的資源并不是被100%的用盡的，在一些產(chǎn)品線上，平均有3W的內(nèi)部資源、12%I0的資源閑置不用。本發(fā)明的目的在于利用PLD、FPGA的可編程性，針對(duì)邊界掃描測(cè)試鏈路管理的需求，提出一種基于PLD、FPGA器件的一種動(dòng)態(tài)的、邊界掃描鏈路的管理方案。
發(fā)明內(nèi)容本發(fā)明的目的在于利用PLD、FPGA的可編程性，針對(duì)邊界掃描測(cè)試鏈路管理的需求，提出一種基于PLD、FPGA器件的動(dòng)態(tài)的邊界掃描鏈路的測(cè)試方案，可以動(dòng)態(tài)地加載或卸載待測(cè)試的多個(gè)邊界掃描鏈路。本發(fā)明是一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，測(cè)試系統(tǒng)包括測(cè)試機(jī)，至少一個(gè)可編程器件，以及待測(cè)試的邊界掃描鏈路，所述動(dòng)態(tài)邊界掃描鏈路測(cè)試方法包括如下步驟步驟1、將掃描鏈路鏈接器DSCL例化到可編程器件之內(nèi)；步驟2、動(dòng)態(tài)地鏈接所需要測(cè)試的邊界掃描鏈路；步驟3、進(jìn)行測(cè)試。所述的邊界掃描鏈路鏈接器包括一個(gè)IEEE1149.1測(cè)試訪問端口TAP狀態(tài)機(jī)，一個(gè)指令寄存器，一個(gè)標(biāo)識(shí)符寄存器，一個(gè)鏈路控制寄存器，一個(gè)RTI同步寄存器，一個(gè)旁路寄存器和一個(gè)鏈路鏈接器，一組測(cè)試訪問端口TAP和N組供鏈^t妻掃描端口LSP。所謂的例化，是指將采用HDLRIL代碼描述所述掃描鏈路鏈接器(DSCL)經(jīng)過邏輯綜合(synthesis)、布局布線(place&route)轉(zhuǎn)換成目標(biāo)PLD/FPGA技術(shù)庫邏輯單元和連接，并最終生成編程文件上傳到所述的可編程器件之內(nèi)?？删幊唐骷梢允菍ｉT用來做測(cè)試工具的專用器件，特殊地所述的可編程器件是所述待測(cè)試的邊界掃描鏈路所在的電路組裝板上有多余資源的可編程器件。所述的鏈路控制寄存器為2Nbit寄存器，通過擴(kuò)展寄存器的位數(shù)能支持更多的待測(cè)邊界掃描鏈路，所述的N為正整數(shù)。本發(fā)明運(yùn)用IEEE1149.1協(xié)議實(shí)現(xiàn)對(duì)鏈路控制寄存器的控制，而鏈路鏈接器會(huì)依據(jù)鏈路控制寄存器的值來對(duì)下游的掃描鏈路實(shí)施鏈接，其中所述的動(dòng)態(tài)地鏈接所需測(cè)試的邊界掃描鏈路的過程如下步驟a:測(cè)試機(jī)使用異步復(fù)位機(jī)制或使用同步復(fù)位機(jī)制，使邊界掃描鏈路DSCLTAP狀態(tài)機(jī)進(jìn)入測(cè)試邏輯重設(shè)置狀態(tài)(Test-Logic-Reset),此時(shí)DSCL的同步機(jī)制使的所有掛接在LSP上待測(cè)掃描鏈路進(jìn)入測(cè)試邏輯重設(shè)置狀態(tài)(Test-Logic-Reset),與此同時(shí)鏈路控制寄存器清零，即所有的LSP將被卸載；步驟b:測(cè)試機(jī)控制所述的TAP狀態(tài)機(jī)至SCAN-IR,設(shè)置所述指令寄存器的值為SCANSEL;步驟c:測(cè)試機(jī)控制所述TAP狀態(tài)機(jī)至SCAN-DR，由于在步驟2已設(shè)置所述指令寄存的值為SCANSEL，根據(jù)測(cè)試需求，設(shè)置所述的鏈路控制寄存器；步驟d:當(dāng)所述TAP狀態(tài)才幾狀態(tài)流轉(zhuǎn)為UPDATE-DR后，所述的《連3各控制寄存器生效，DSCLTAP狀態(tài)和LSPTAP狀態(tài)機(jī)開始同步，鏈路的拓樸也隨之發(fā)生改變，LSP端口對(duì)應(yīng)的待測(cè)試邊界掃描鏈路被選中。所述的鏈路控制寄存器每2個(gè)bit為一組，對(duì)應(yīng)一個(gè)LSP端口，其中一個(gè)bit為EN位，另外一個(gè)bit為TMS位，所述的EN值表示其對(duì)應(yīng)的LSP端口是否凈皮選中，所述的TMS位和RTI同步寄存器一起決定對(duì)應(yīng)的LSP端口未4皮加載時(shí)其TMS(LSPTMS)的狀態(tài)。如果在測(cè)試中，需要加載或卸載待測(cè)試的邊界掃描鏈路，測(cè)試機(jī)只需要執(zhí)行上述步驟b-d改變鏈路控制寄存器的值從而實(shí)現(xiàn)加載或卸載。通過將M個(gè)邊界掃描鏈路鏈接器DSCL級(jí)聯(lián)的方式，可以支持M*N的待測(cè)試邊界掃描鏈路。6本發(fā)明有利于降低印制電路板版面開銷和成本，由于該實(shí)現(xiàn)是RTLHDL代碼來表示的，它可以被植入設(shè)計(jì)中任意架構(gòu)的PLD/FPGA器件之內(nèi)，無需專門的半導(dǎo)體器件。同時(shí)很容易的在PLD內(nèi)實(shí)現(xiàn)一個(gè)透明穿透模式，使用戶可以透明地訪問下游鏈路，用戶在使用專用的調(diào)試器時(shí)不需要再加裝一個(gè)接頭。圖1是測(cè)試系統(tǒng)框圖2是DSCL設(shè)計(jì)框圖3是IEEE1149.1狀態(tài)機(jī)流轉(zhuǎn)圖4是DSCL級(jí)聯(lián)的測(cè)試框圖。具體實(shí)施例方式本發(fā)明提出一種基于PLD、FPGA器件的一種動(dòng)態(tài)的、邊界掃描鏈路的測(cè)試方法，設(shè)計(jì)了一種動(dòng)態(tài)的邊界掃描鏈路鏈接器(DSCL,DynamicScanChainLinker)，采用HDLRIL代碼將DSCL例化到一個(gè)PLD或FPGA可編程器件內(nèi)，特殊地可以直接例化到所要測(cè)試的組裝板上的一個(gè)內(nèi)部與10資源有富余的可編程器件之內(nèi)，實(shí)現(xiàn)邊界掃描測(cè)試時(shí)多個(gè)邊界掃描鏈路的動(dòng)態(tài)加載和卸載，從而靈活的對(duì)邊界掃描電路進(jìn)行測(cè)試。所謂的例化，是指將采用HDLRIL代碼描述所述掃描鏈路鏈接器(DSCL)經(jīng)過邏輯綜合(synthesis)、布局布線(place&route)轉(zhuǎn)4灸成目標(biāo)PLD/FPGA技術(shù)庫邏輯單元和連接，并最終生成編程文件上傳到所述的可編程器件之內(nèi)。如圖l所示，邊界掃描鏈路測(cè)試系統(tǒng)包括一個(gè)邊界掃描測(cè)試機(jī)，簡(jiǎn)稱測(cè)試機(jī)，一個(gè)DSCL邊界掃描鏈路鏈接器，和待測(cè)試的邊界掃描4連路，所述的待測(cè)試的邊界掃描鏈路位于待測(cè)的電路組裝板上。如圖2所示，是一個(gè)DSCL的設(shè)計(jì)框圖，含有一個(gè)IEEE1149.1TAP狀態(tài)機(jī)、一個(gè)8bit的指令寄存器，一個(gè)4bit的標(biāo)識(shí)符寄存器，一個(gè)8bit的鏈路控制寄存器、一個(gè)4bit的RTI(Run_Test_Idle)同步寄存器、一個(gè)lbit旁路寄存器和一個(gè)鏈路鏈接器，以及一組測(cè)試訪問端口TAP和N組供鏈"f妄掃描端口LSP。本發(fā)明遵循IEEE1149.1協(xié)議J吏測(cè)試才幾可以透過測(cè)試訪問端口TAP7(TestAccessPort)(圖2中TCK、TRST#、TMS、TDI、TD0)實(shí)現(xiàn)對(duì)鏈路控制寄存器的控制，而鏈路鏈接器會(huì)依據(jù)鏈路控制寄存器的值來對(duì)掛接在供鏈接的掃描端口LSP(LinkableScanPort)上的(圖2中的LSPTCK、LSPTRST、LSPTMS、LSPTDI、LSPTD0)的邊界掃描《連路實(shí)施鏈接。這樣就可以實(shí)現(xiàn)邊界掃描測(cè)試時(shí)多個(gè)邊界掃描鏈^各的動(dòng)態(tài)加載和卸載。所述TAP狀態(tài)才幾是一個(gè)遵循IEEE1149.l標(biāo)準(zhǔn)的16種狀態(tài)的狀態(tài)才幾，為簡(jiǎn)化狀態(tài)譯碼及提升性能，該狀態(tài)釆用One-Hot的編碼方式，用一個(gè)16bit的寄存器標(biāo)識(shí)每個(gè)狀態(tài)，其中每個(gè)bit對(duì)應(yīng)一個(gè)狀態(tài)，One-Hot是一種編碼方式，只有一位為邏輯"1"其余為"0"，這種編碼方式在狀態(tài)機(jī)應(yīng)用中便于解碼，因?yàn)槊總€(gè)狀態(tài)對(duì)應(yīng)一個(gè)邏輯位。圖3為IEEE1149.1狀態(tài)才幾流轉(zhuǎn)圖，表述了TAP狀態(tài)機(jī)中狀態(tài)的變化過程。表1為每個(gè)狀態(tài)所對(duì)應(yīng)的二進(jìn)制編碼。TAPStateStateCodeTAPStateStateCodeTest—Logic—Reset0000000000000001Update—DR0000000100000000Run—Test—Idle0000000000000010Select_IR_Scan0000001000000000Select—DR_Scan0000000000000100Capture」R0000010000000000Capture—DR0000000000001000Shift—IR0000100000000000Shift—DR000000000001000。Exi"一IROOO徹OOOOOOOOCJOExit1—DR0000000000100000PauseJR0010000000000000P3US6—DR0000000001000000Exit2—IR0100000000000000Exit2_DR0000000010000000UpdateJR1000000000000000表1IEEE1149狀態(tài)沖幾及編碼8bit指令寄存器決定哪個(gè)寄存器被置于TDI和TDO之間等待被設(shè)置，DSCL支持下列4個(gè)指令，表2列出了每個(gè)指令的值及它們所對(duì)應(yīng)的寄存器。8<table>tableseeoriginaldocumentpage9</column></row><table>表2DSCL所支持的指令8bit鏈路控制寄存器的值將決定掛接在LSP端口上的掃描鏈路是否會(huì)被鏈路鏈接器鏈接到測(cè)試鏈路上，該寄存器被分為四組，每2bit為一組，對(duì)應(yīng)4個(gè)LSP。如果所需要鏈接的LSP比較多，可以設(shè)置鏈路控制寄存器為16位，就可以對(duì)應(yīng)8個(gè)LSP，依此類推，當(dāng)然也可以通過級(jí)聯(lián)的方法來支持更多的LSP。表3為鏈路控制寄存器的配置表，其中EN標(biāo)識(shí)其所對(duì)應(yīng)的LSP鏈路端口是否被鏈接到測(cè)試鏈路上，當(dāng)EN值為1表示對(duì)應(yīng)的LSP端口被選中；而TMSBit和RTI同步寄存器將決定所對(duì)應(yīng)的掃描鏈路端口未^皮選中時(shí)的狀態(tài)。當(dāng)TRST=0或TAP狀態(tài)機(jī)進(jìn)入Test-Logic-Reset狀態(tài)時(shí)，該寄存器將被清零。<table>tableseeoriginaldocumentpage9</column></row><table>表3鏈接控制寄存器的配置<table>tableseeoriginaldocumentpage10</column></row><table>表5鏈路控制寄存器和RTI同步寄存器之間的對(duì)應(yīng)關(guān)系邊界掃描鏈路動(dòng)態(tài)加載與卸載是通過IEEE1149.1協(xié)議對(duì)鏈路控制寄存器進(jìn)行配置來完成的，表6是配置過程的SVF(SerialVevtorFormat)描述，具體的過程筒釋如下1.測(cè)試機(jī)使用異步復(fù)位機(jī)制(令TRST=0)或使用同步復(fù)位機(jī)制(令TMS=1,并注入5個(gè)連續(xù)的TCK)，使DSCL狀態(tài)機(jī)進(jìn)入測(cè)試邏輯重設(shè)置狀態(tài)(Test-Logic-Reset),此時(shí)DSCL的同步機(jī)制使的所有掛接在LSP上待測(cè)掃描鏈^各進(jìn)入測(cè)試邏輯重設(shè)置狀態(tài)(Test-Logic-Reset),與此同時(shí)鏈路控制寄存器清零，即所有的LSP將被卸載。2.測(cè)試機(jī)控制DSCLTAP狀態(tài)機(jī)至SCAN-IR,設(shè)置DSCL指令寄存的值為SCANSEL。3.測(cè)試機(jī)控制DSCLTAP狀態(tài)機(jī)至SCAN-DR,由于在步驟2已設(shè)置DSCL指令寄存的值為SCANSEL，根據(jù)測(cè)試需求，設(shè)置DSCL鏈路控制寄存器。4.當(dāng)TAP狀態(tài)機(jī)狀態(tài)流轉(zhuǎn)為UPDATE-DR后，鏈路控制寄存器改變，DSCLTAP狀態(tài)和LSPTAP狀態(tài)機(jī)開始同步，4連^各的拓樸也隨之發(fā)生改變，LSP端口對(duì)應(yīng)的待測(cè)試邊界掃描《連路被選中。DSCL支持飛行中(On-the-Fly)加載和卸載，測(cè)試機(jī)只需要#(^亍上述步驟2-4改變鏈路控制寄存器的值從而實(shí)現(xiàn)加載或卸載，無需通過復(fù)位DSCL來實(shí)現(xiàn)。此外，如果需要多于4個(gè)掛接點(diǎn)，可將多個(gè)DSCL級(jí)聯(lián)，從而管理更多待測(cè)掃描鏈路，級(jí)聯(lián)M個(gè)DSCL,將支持4M個(gè)邊界掃描鏈路的測(cè)試，如圖4所示。步驟SVF語句注釋1ENDIRidlejIR-SCAN終了狀態(tài)2ENDDRidlejDR-SCAN終了狀態(tài)3HDRO;DR-SCAN頭部插入Bit4HIRO;IR-SCAN頭部插入Bit5TDRO;DR-SCAN尾部插入Bit6TIRO;IR-SCAN尾部插入Bit7STATERESET;DSCL狀態(tài)機(jī)復(fù)位8SIR8TDI(7E);加載SCANSEL(7E)到指令寄存器9SDR8TDI(NN);加載DSCL鏈路控制寄存器11表6DSCL以SVF描述的配置過程本發(fā)明提供了一個(gè)靈活的狀態(tài)機(jī)同步機(jī)制，測(cè)試機(jī)在初次加載LSP時(shí)，無需令DSCL的TAP狀態(tài)機(jī)回到Run-Test-Idle,即可實(shí)現(xiàn)狀態(tài)機(jī)同步，這是因?yàn)楫?dāng)DSCL《連3各控制寄存器選中，DSCLTAP狀態(tài)機(jī)在測(cè)試才幾的控制下沿SCAN-DR3各徑跳轉(zhuǎn)進(jìn)入EXIT1_DR時(shí)，將要被鏈接的LSP所對(duì)應(yīng)的EN鎖入RTI同步寄存器，根據(jù)代碼中對(duì)LSPTMS的控制邏輯，將要被選中的LSP的TMS將變?yōu)檫壿?，LSPTAP將進(jìn)入Run-Test-Idle,在此處等待DSCLTAP在UPDATE-DR后與之同步，這種才幾制兼容于傳統(tǒng)的需回到Run—Test—Idle的才莫式。本發(fā)明有利于降低印制電路板版面開銷和成本，由于該實(shí)現(xiàn)是RTLHDL代碼來表示的，它可以被植入設(shè)計(jì)中任意架構(gòu)的PLD/FPGA器件之內(nèi)，無需專門的半導(dǎo)體器件。同時(shí)很容易的在PLD內(nèi)實(shí)現(xiàn)一個(gè)透明穿透模式，使用戶可以透明地訪問下游鏈路，用戶在使用專用的調(diào)試器時(shí)不需要再加裝一個(gè)接頭。權(quán)利要求1.一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，測(cè)試系統(tǒng)包括測(cè)試機(jī)，至少一個(gè)可編程器件，以及待測(cè)試的邊界掃描鏈路，其特征在于所述動(dòng)態(tài)邊界掃描鏈路測(cè)試方法包括如下步驟步驟1、將邊界掃描鏈路鏈接器DSCL例化到可編程器件之內(nèi)；步驟2、動(dòng)態(tài)地鏈接所需要測(cè)試的邊界掃描鏈路；步驟3、進(jìn)行測(cè)試。2.根據(jù)權(quán)利要求1所述的一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，其特征在于所述的掃描鏈路鏈接器DSCL包括一個(gè)IEEE1149.1測(cè)試訪問端口TAP狀態(tài)機(jī)，一個(gè)指令寄存器，一個(gè)標(biāo)識(shí)符寄存器，一個(gè)鏈路控制寄存器，一個(gè)RTI同步寄存器，一個(gè)旁路寄存器和一個(gè)鏈路鏈接器，一組測(cè)試訪問端口TAP和N組供鏈接掃描端口LSP。3.根據(jù)權(quán)利要求1所述的一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，其特征在于所述的例化，是指將采用HDLRIL代碼描述所述掃描鏈路鏈接器DSCL經(jīng)過邏輯綜合、布局布線轉(zhuǎn)換成目標(biāo)可編程器件技術(shù)庫邏輯單元和連接，并最終生成編程文件上傳到所述的可編程器件之內(nèi)。4.根據(jù)權(quán)利要求1所述的一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，其特征在于所述的可編程器件是所述待測(cè)試的邊界掃描鏈路所在的電路組裝板上有多余資源的可編程器件。5.根據(jù)權(quán)利要求2所述的一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，其特征在于所述的鏈路控制寄存器為2Nbit寄存器，通過擴(kuò)展寄存器的位數(shù)能支持更多的待測(cè)邊界掃描鏈路，所述的N為正整數(shù)。6.根據(jù)權(quán)利要求2所述的一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，其特征在于所述的動(dòng)態(tài)地鏈接所需測(cè)試的邊界掃描鏈路的過程如下步驟a:測(cè)試機(jī)使用異步復(fù)位機(jī)制或使用同步復(fù)位機(jī)制，使所述的TAP狀態(tài)機(jī)進(jìn)入測(cè)試邏輯重設(shè)置狀態(tài)，此時(shí)DSCL的同步機(jī)制使的所有掛接在LSP上待測(cè)掃描鏈路進(jìn)入測(cè)試邏輯重設(shè)置狀態(tài)，與此同時(shí)鏈路控制寄存器清零，即所有的LSP將被卸載；步驟b:測(cè)試機(jī)控制所述的TAP狀態(tài)機(jī)至SCAN-IR,設(shè)置所述指令寄存器的值為SCANSEL;步驟c:測(cè)試機(jī)控制所述TAP狀態(tài)才幾至SCAN-DR,由于在步驟2已設(shè)置所述指令寄存的值為SCANSEL,根據(jù)測(cè)試需求，設(shè)置所述的鏈路控制寄存器；步驟d:當(dāng)所述TAP狀態(tài)機(jī)狀態(tài)流轉(zhuǎn)為UPDATE-DR后，所述的《連路控制寄存器生效，所述TAP狀態(tài)機(jī)和LSP端口所鏈接的邊界掃描鏈路的TAP狀態(tài)機(jī)開始同步，鏈路的拓樸也隨之發(fā)生改變。7.根據(jù)權(quán)利要求2所述的一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，其特征在于所述的鏈路控制寄存器每2個(gè)bit為一組，對(duì)應(yīng)一個(gè)LSP端口，其中一個(gè)bit為EN位，另外一個(gè)bit為TMS位，所述的EN值表示其對(duì)應(yīng)的LSP端口是否被選中，所述的TMS位和所述的RTI同步寄存器一起決定對(duì)應(yīng)的LSP端口未被加載時(shí)其TMS的狀態(tài)。8.根據(jù)權(quán)利要求6所述的一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，其特征在于如果在測(cè)試中，需要加載或卸載待測(cè)試的邊界掃描鏈路，測(cè)試機(jī)只需要執(zhí)行上述步驟b-d改變鏈路控制寄存器的值從而實(shí)現(xiàn)加載或卸載。9.根據(jù)權(quán)利要求2所述的一種基于可編程器件的動(dòng)態(tài)邊界掃描鏈路測(cè)試方法，其特征在于通過將M個(gè)邊界掃描鏈路鏈接器DSCL級(jí)聯(lián)的方式，可以支持M*N的待測(cè)試邊界掃描鏈路。全文摘要本發(fā)明提出一種基于PLD、FPGA器件的動(dòng)態(tài)邊界掃描鏈路的測(cè)試方法，將動(dòng)態(tài)邊界掃描鏈路鏈接器(DSCL，DynamicScanChainLinker)采用HDLRIL代碼例化到一個(gè)可編程器件之內(nèi)，實(shí)現(xiàn)邊界掃描測(cè)試時(shí)多個(gè)掃描鏈路的動(dòng)態(tài)加載和卸載，從而靈活的對(duì)邊界掃描電路進(jìn)行測(cè)試，所述DSCL含有一個(gè)IEEE1149.1TAP狀態(tài)機(jī)，一個(gè)指令寄存器，一個(gè)標(biāo)識(shí)符寄存器，一個(gè)鏈路控制寄存器，一個(gè)RTI同步寄存器，一個(gè)旁路寄存器和一個(gè)鏈路鏈接器，使測(cè)試機(jī)可以透過測(cè)試訪問端口TAP實(shí)現(xiàn)對(duì)鏈路控制寄存器的控制，而鏈路鏈接器會(huì)依據(jù)鏈路控制寄存器的值來對(duì)掛接在供鏈接的掃描端口LSP上的掃描鏈路實(shí)施鏈接。文檔編號(hào)G01R31/28GK101515019SQ200910047670公開日2009年8月26日申請(qǐng)日期2009年3月17日優(yōu)先權(quán)日2009年3月17日發(fā)明者王慶翔申請(qǐng)人:Ut斯達(dá)康通訊有限公司