本實(shí)用新型屬于半導(dǎo)體制造領(lǐng)域，涉及一種測(cè)試結(jié)構(gòu)。

背景技術(shù)：

CMOS電路具有低功耗的優(yōu)點(diǎn)，靜態(tài)條件下由泄漏電流引起的功耗可以忽略，僅在轉(zhuǎn)換期間電路從電源消耗較大的電流。電源電壓用VDD表示，Q代表靜態(tài)(quiescent)，則IDDQ可用來(lái)表示MOS電路靜態(tài)時(shí)從電源獲取的電流，對(duì)此電流的測(cè)試稱為IDDQ測(cè)試，這是一種應(yīng)用前景廣泛的測(cè)試。

IDDQ測(cè)試的原理就是檢測(cè)CMOS電路靜態(tài)時(shí)的漏電流，電路正常時(shí)靜態(tài)電流非常小(nA級(jí))，而存在缺陷時(shí)(如柵氧短路或金屬線短接)靜態(tài)電流就大得多如果用IDDQ法測(cè)出某一電路的電流超常，則意味著此電路可能存在缺陷。

鍺硅(SiGe)在28nm節(jié)點(diǎn)PMOS拉伸工藝中被廣泛采用。圖1顯示為SiGe沉積界面正常時(shí)的結(jié)構(gòu)圖，圖2顯示為SiGe沉積界面不正常時(shí)的結(jié)構(gòu)圖。SiGe薄膜沉積界面問(wèn)題將會(huì)導(dǎo)致很大的IDDQ。

SiGe沉積需要用到HCl、SiH₄、B₂H₆等反應(yīng)氣體，每種氣體都是用鋼瓶裝的，一段時(shí)間用完后需要更換新的鋼瓶，而由于每瓶氣體都存在一定差異，更換新瓶后有可能影響SiGe沉積工藝，這是導(dǎo)致出現(xiàn)SiGe薄膜沉積界面問(wèn)題的重要原因。因此，在常規(guī)的反應(yīng)氣體HCl更換后，常規(guī)的透射電子顯微鏡(TEM)方法被用來(lái)檢查SiGe薄膜界面問(wèn)題。TEM分析較為及時(shí)，但是具有破壞性，不能檢查大部分器件。由SiGe沉積界面問(wèn)題引起的PMOS大的結(jié)漏電流在最終封裝前晶圓級(jí)別測(cè)試(Final CP)中體現(xiàn)出來(lái)(出現(xiàn)IDDQ異常值)。但是從離線的TEM測(cè)試到最終的CP測(cè)試通常需要耗時(shí)兩個(gè)月,耗時(shí)較長(zhǎng)，發(fā)現(xiàn)問(wèn)題太晚，容易導(dǎo)致巨大的浪費(fèi)。

圖3-圖6顯示為現(xiàn)有的四種測(cè)試結(jié)構(gòu)，均包括有源區(qū)101、連接柱102及金屬103，分別用來(lái)測(cè)試不同類(lèi)型的有源區(qū)結(jié)漏電流。其中，圖3所示測(cè)試結(jié)構(gòu)是針對(duì)有源區(qū)，圖4所示測(cè)試結(jié)構(gòu)是針對(duì)邊緣區(qū)域，圖5所示測(cè)試結(jié)構(gòu)是針對(duì)硅島，圖6所示測(cè)試結(jié)構(gòu)是針對(duì)淺溝槽隔離(STI)結(jié)構(gòu)。但是，現(xiàn)有技術(shù)中這些測(cè)試結(jié)構(gòu)只適用于二極管，而不適用于MOS晶體管。

因此，如何提供一種測(cè)試結(jié)構(gòu)，以在SiGe沉積工藝中更換HCl氣體后快速、安全檢測(cè)SiGe沉積界面問(wèn)題，成為本領(lǐng)域技術(shù)人員亟待解決的一個(gè)重要技術(shù)問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本實(shí)用新型的目的在于提供一種測(cè)試結(jié)構(gòu)，用于解決現(xiàn)有技術(shù)中測(cè)試周期長(zhǎng)，無(wú)法及時(shí)發(fā)現(xiàn)全區(qū)域的SiGe沉積界面整合質(zhì)量的問(wèn)題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本實(shí)用新型提供一種測(cè)試結(jié)構(gòu)，所述測(cè)試結(jié)構(gòu)包括呈陣列設(shè)置的多個(gè)MOS晶體管；所述MOS晶體管包括形成于襯底中的SiGe源區(qū)、SiGe漏區(qū)以及形成于所述襯底上并位于所述SiGe源區(qū)與SiGe漏區(qū)之間的柵極結(jié)構(gòu)；所述SiGe源區(qū)及SiGe漏區(qū)均通過(guò)所述第一連接金屬層引出，用于測(cè)試SiGe界面整合質(zhì)量。

可選地，所述測(cè)試結(jié)構(gòu)至少包括5000個(gè)MOS晶體管。

可選地，所述襯底偏置，所述柵極結(jié)構(gòu)浮空，所述SiGe源區(qū)與所述SiGe漏區(qū)相連，用于采用兩端法測(cè)試MOS晶體管的漏電流。

可選地，所述SiGe源區(qū)、SiGe漏區(qū)、柵極結(jié)構(gòu)及襯底均通過(guò)第一連接金屬層引出，用于采用四端法進(jìn)行MOS晶體管測(cè)試。

可選地，所述SiGe源區(qū)及SiGe漏區(qū)均通過(guò)導(dǎo)電柱與所述第一連接金屬層相連。

可選地，所述測(cè)試結(jié)構(gòu)設(shè)置于晶圓的切割道區(qū)域。

可選地，所述柵極結(jié)構(gòu)包括多晶硅柵極及形成于所述多晶硅柵極兩側(cè)的側(cè)墻結(jié)構(gòu)。

可選地，所述襯底為Si襯底或Ge襯底。

可選地，所述呈陣列設(shè)置的多個(gè)MOS晶體管中，相鄰兩行MOS晶體管之間通過(guò)淺溝槽隔離結(jié)構(gòu)隔離，位于同一列的MOS晶體管共用柵極結(jié)構(gòu)。

如上所述，本實(shí)用新型的測(cè)試結(jié)構(gòu)，具有以下有益效果：本實(shí)用新型的測(cè)試結(jié)構(gòu)不具有破壞性，可以實(shí)現(xiàn)全區(qū)域的MOS晶體管陣列SiGe界面整合(interface integration)質(zhì)量測(cè)試，及時(shí)在第一連接金屬層階段得到器件的漏電性能，可以將測(cè)試周期由2個(gè)月減少為0.5個(gè)月，大大提高了生產(chǎn)效率。本實(shí)用新型的測(cè)試結(jié)構(gòu)采用不同的測(cè)試方式。一種是采用四端法(4pin)進(jìn)行常規(guī)的MOS測(cè)試，MOS晶體管的源極、漏極、柵極、襯底均通過(guò)第一連接金屬層(M1)引出，測(cè)試項(xiàng)目包括線性閾值電壓(Vtlin)、線性漏電流(Idlin)、飽和源漏電流(Idsat)、漏極關(guān)斷電流(Idoff)、通用曲線(universal curve)等。若SiGe薄膜明顯沒(méi)長(zhǎng)好，則Idlin/Vtlin及通用曲線相對(duì)于基準(zhǔn)值(BL)會(huì)明顯漂移。另一種是采用采用兩端法測(cè)試結(jié)漏電流，MOS晶體管源極與漏極均通過(guò)第一連接金屬層(M1)引出，若SiGe薄膜明顯沒(méi)長(zhǎng)好，則晶體管的漏電流和基準(zhǔn)值(BL)相比，會(huì)明顯增高1～2個(gè)數(shù)量級(jí)。其中，第二組測(cè)試更為敏感。

附圖說(shuō)明

圖1顯示為現(xiàn)有技術(shù)中SiGe沉積界面正常時(shí)的結(jié)構(gòu)圖。

圖2顯示為SiGe沉積界面不正常時(shí)的結(jié)構(gòu)圖。

圖3-圖6顯示為現(xiàn)有技術(shù)中四種測(cè)試結(jié)構(gòu)的示意圖。

圖7顯示為本實(shí)用新型的測(cè)試結(jié)構(gòu)的平面布局圖。

圖8顯示為本實(shí)用新型的測(cè)試結(jié)構(gòu)中MOS晶體管的剖面結(jié)構(gòu)示意圖。

元件標(biāo)號(hào)說(shuō)明

101 有源區(qū)

102 連接柱

103 金屬

201 SiGe源區(qū)

202 SiGe漏區(qū)

203 柵極結(jié)構(gòu)

204 導(dǎo)電柱

205 襯底

具體實(shí)施方式

以下由特定的具體實(shí)施例說(shuō)明本實(shí)用新型的實(shí)施方式，熟悉此技術(shù)的人士可由本說(shuō)明書(shū)所揭露的內(nèi)容輕易地了解本實(shí)用新型的其他優(yōu)點(diǎn)及功效。

請(qǐng)參閱圖7至圖8。須知，本說(shuō)明書(shū)所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說(shuō)明書(shū)所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本實(shí)用新型可實(shí)施的限定條件，故不具技術(shù)上的實(shí)質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本實(shí)用新型所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本實(shí)用新型所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時(shí)，本說(shuō)明書(shū)中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語(yǔ)，亦僅為便于敘述的明了，而非用以限定本實(shí)用新型可實(shí)施的范圍，其相對(duì)關(guān)系的改變或調(diào)整，在無(wú)實(shí)質(zhì)變更技術(shù)內(nèi)容下，當(dāng)亦視為本實(shí)用新型可實(shí)施的范疇。

本實(shí)用新型提供一種測(cè)試結(jié)構(gòu)，請(qǐng)參閱圖7，顯示為該測(cè)試結(jié)構(gòu)的平面布局圖，包括呈陣列設(shè)置的多個(gè)MOS晶體管。請(qǐng)參閱圖8，顯示為所述MOS晶體管的剖面結(jié)構(gòu)示意圖。所述MOS晶體管包括形成于襯底205中的SiGe源區(qū)201、SiGe漏區(qū)202以及形成于所述襯底205上并位于所述SiGe源區(qū)201與SiGe漏區(qū)202之間的柵極結(jié)構(gòu)203；所述SiGe源區(qū)201及SiGe漏區(qū)202均通過(guò)第一連接金屬層(M1)引出用于測(cè)試。

具體的，所述襯底20包括但不限于Si襯底、Ge襯底等常規(guī)半導(dǎo)體襯底。所述襯底20中設(shè)有阱區(qū)，所述SiGe源區(qū)201與SiGe漏區(qū)202均設(shè)于阱區(qū)中。所述SiGe源區(qū)201及SiGe漏區(qū)202均通過(guò)導(dǎo)電柱204與所述第一連接金屬層(M1)相連。

具體的，所述柵極結(jié)構(gòu)203包括多晶硅柵極及形成于所述多晶硅柵極兩側(cè)的側(cè)墻結(jié)構(gòu)。本實(shí)施例中，所述呈陣列設(shè)置的多個(gè)MOS晶體管中，相鄰兩行MOS晶體管之間通過(guò)淺溝槽隔離結(jié)構(gòu)隔離，位于同一列的MOS晶體管共用柵極結(jié)構(gòu)。

具體的，所述測(cè)試結(jié)構(gòu)至少包括5000個(gè)MOS晶體管。MOS晶體管數(shù)量越多，信號(hào)越明顯，更有利于信號(hào)的讀出。

本實(shí)用新型的測(cè)試結(jié)構(gòu)的使用方法如下：

作為示例，在晶圓的切割道區(qū)域設(shè)置兩套所述測(cè)試結(jié)構(gòu)。

對(duì)于第一套測(cè)試結(jié)構(gòu)，所述SiGe源區(qū)201、SiGe漏區(qū)202、柵極結(jié)構(gòu)203及襯底205均通過(guò)所述第一連接金屬層(M1)引出，用于采用四端法進(jìn)行常規(guī)的MOS晶體管測(cè)試。測(cè)試項(xiàng)目包括線性閾值電壓(Vtlin)、線性漏電流(Idlin)、飽和源漏電流(Idsat)、漏極關(guān)斷電流(Idoff)、通用曲線(universal curve)等。若SiGe薄膜明顯沒(méi)長(zhǎng)好，則Idlin/Vtlin及通用曲線相對(duì)于基準(zhǔn)值(BL)會(huì)明顯漂移。

對(duì)于第二套測(cè)試結(jié)構(gòu)，將所述襯底205偏置(或稱為阱區(qū)偏置)，所述柵極結(jié)構(gòu)203浮空，所述SiGe源區(qū)201與所述SiGe漏區(qū)202相連，以便于采用兩端法測(cè)試MOS晶體管的漏電流。若SiGe薄膜明顯沒(méi)長(zhǎng)好，則晶體管的漏電流和基準(zhǔn)值(BL)相比，會(huì)明顯增高1～2個(gè)數(shù)量級(jí)。相對(duì)于第一套測(cè)試結(jié)構(gòu)，第二套測(cè)試結(jié)構(gòu)更為敏感。

綜上所述，本實(shí)用新型的測(cè)試結(jié)構(gòu)不具有破壞性，可以實(shí)現(xiàn)全區(qū)域的MOS晶體管陣列SiGe界面整合(interface integration)質(zhì)量測(cè)試，及時(shí)在第一連接金屬層階段得到器件的漏電性能，可以將測(cè)試周期由2個(gè)月減少為0.5個(gè)月，大大提高了生產(chǎn)效率。所以，本實(shí)用新型有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。

上述實(shí)施例僅例示性說(shuō)明本實(shí)用新型的原理及其功效，而非用于限制本實(shí)用新型。任何熟悉此技術(shù)的人士皆可在不違背本實(shí)用新型的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本實(shí)用新型所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本實(shí)用新型的權(quán)利要求所涵蓋。