本實(shí)用新型各個(gè)實(shí)施例及其實(shí)施方式涉及集成電路，具體地，涉及在半導(dǎo)體襯底內(nèi)制造結(jié)型場(chǎng)效應(yīng)晶體管(JFET)，適用于雙極技術(shù)和CMOS技術(shù)(BiCMOS)。

背景技術(shù)：

JFET晶體管通常在輸出處提供較低的電噪聲，并且通常具有良好的高壓性能。例如，JFET晶體管用于具有高輸出阻抗的精密運(yùn)算放大器的輸入級(jí)。

雙極晶體管顯示出高增益、高輸出阻抗并在高頻下提供良好的性能，這使得它們有利地用于例如高頻模擬放大器。

另一方面，使用CMOS技術(shù)制造的MOS晶體管通常顯示出高輸入阻抗并且尤其在數(shù)字電子的邏輯電路中使用時(shí)。

BiCMOS技術(shù)提供了兩種類型的技術(shù)(雙極和CMOS)的優(yōu)勢(shì)，并且有利地用于具有混合信號(hào)(模擬和數(shù)字)的應(yīng)用。

然而，用于制造BiCMOS類型的電子電路的方法必須滿足雙極和CMOS技術(shù)的生產(chǎn)約束，尤其是因?yàn)閮煞N技術(shù)之間不同的獨(dú)特步驟。

當(dāng)前，在BiCMOS集成電路中集成JFET晶體管涉及在已經(jīng)經(jīng)受顯著約束的制造方法中引入附加步驟，這導(dǎo)致成本的缺陷。

此外，當(dāng)前的JFET晶體管是平面的，其具有橫向結(jié)。

JFET晶體管的夾斷(pinch)電壓直接取決于結(jié)的幾何結(jié)構(gòu)，并且尤其通過(guò)溝道的有源表面的臨界尺寸來(lái)確定。

平面JFET晶體管的溝道區(qū)域通常通過(guò)摻雜半導(dǎo)體材料的交錯(cuò)層(形成JFET晶體管的源極、柵極和漏極區(qū)域的布置)來(lái)形成。

因此，平面JFET晶體管的溝道的大小(尤其是其有源表面的臨界尺寸)通過(guò)摻雜物的擴(kuò)散來(lái)確定，從而難以控制和調(diào)整。

此外，在用于制造平面JFET晶體管的相同工藝內(nèi)，形成夾斷電壓相互不同的JFET晶體管要求附加的掩蔽和注入步驟。

技術(shù)實(shí)現(xiàn)要素：

由于存在平面JFET晶體管的溝道的大小(尤其是其有源表面的臨界尺寸)通過(guò)摻雜物的擴(kuò)散來(lái)確定，從而難以控制和調(diào)整的問(wèn)題，故需要提供如下半導(dǎo)體器件對(duì)上述技術(shù)問(wèn)題進(jìn)行解決。

根據(jù)一個(gè)實(shí)施例，提供了一種JFET晶體管，其溝道區(qū)域的溝道臨界尺寸根據(jù)一個(gè)實(shí)施例及其實(shí)施方式而被更好地控制。

根據(jù)一個(gè)實(shí)施例，還提供了一種用于在BiCMOS類型的集成電路內(nèi)制造JFET晶體管的方法，其不包括針對(duì)用于制造BiCMOS的制造電路的傳統(tǒng)方法附加的任何步驟。

根據(jù)一個(gè)方面，提供了用于制造集成電路的方法，包括制造至少一個(gè)垂直結(jié)場(chǎng)效應(yīng)晶體管，包括具有通過(guò)光刻控制的有源表面的臨界尺寸的溝道區(qū)域的形成。

該方法可包括用于制造垂直結(jié)場(chǎng)效應(yīng)晶體管的多個(gè)同步工藝，其中，在公共的光刻步驟期間控制根據(jù)晶體管而不同的溝道區(qū)域的有源表面的各個(gè)臨界尺寸。

由于傳統(tǒng)和已知的光刻工藝被良好控制、精確且可復(fù)制的，所以溝道的有源表面的臨界尺寸根據(jù)方法的實(shí)施方式的不同而顯出非常低的變化性。因此，通過(guò)該方法制造的晶體管的夾斷電壓也顯示出非常低的變化性。

此外，光刻工藝是用于制造電子電路的方法中的公共步驟，并且容易修改。因此，根據(jù)本方面，可以在相同方法的實(shí)施期間制造夾斷電壓不同的多個(gè)JFET晶體管而不需要附加的工藝步驟或時(shí)間。

此外，JFET晶體管的垂直特性使得容易被插入到CMOS類型的制造工藝中。

根據(jù)該方法的一個(gè)實(shí)施例，所述溝道區(qū)域的形成包括：在第一導(dǎo)電類型的半導(dǎo)體阱中形成第二導(dǎo)電類型的兩個(gè)柵極區(qū)域，所述溝道區(qū)域的有源表面的所述臨界尺寸通過(guò)所述兩個(gè)柵極區(qū)域之間的間隔來(lái)限定。

垂直結(jié)場(chǎng)效應(yīng)晶體管的制造還可以包括：形成與所述兩個(gè)柵極區(qū)域接觸的第二導(dǎo)電類型的柵極接觸區(qū)域。

垂直結(jié)場(chǎng)效應(yīng)晶體管的制造還可以包括漏極區(qū)域的形成，包括：在所述阱下方形成比所述阱更重?fù)诫s的第一導(dǎo)電類型的隱埋層以及形成第一導(dǎo)電類型且從半導(dǎo)體阱的表面向下延伸到所述隱埋層的接觸阱。

垂直結(jié)場(chǎng)效應(yīng)晶體管的制造還可以包括：形成與所述溝道區(qū)域接觸的第一導(dǎo)電類型的源極區(qū)域。

還提供了根據(jù)本方面的方法的一種實(shí)施方式，其不包括針對(duì)用于制造BiCMOS類型的集成電路的傳統(tǒng)方法添加任何步驟。

根據(jù)該實(shí)施例，該方法進(jìn)一步包括：在適當(dāng)導(dǎo)電類型的對(duì)應(yīng)阱內(nèi)，形成同時(shí)利用所述至少一個(gè)垂直結(jié)場(chǎng)效應(yīng)晶體管的制造來(lái)形成的第一導(dǎo)電類型的至少一個(gè)雙極晶體管、第二導(dǎo)電類型的至少一個(gè)雙極晶體管、第一導(dǎo)電類型的至少一個(gè)絕緣柵型場(chǎng)效應(yīng)晶體管和第二導(dǎo)電類型的至少一個(gè)絕緣柵型場(chǎng)效應(yīng)晶體管。

用于制造垂直JFET晶體管的方法的每個(gè)步驟都可以有利地與用于制造N型(NPN)或P型(PNP)的雙極晶體管的傳統(tǒng)步驟和/或用于制造N型(NMPS)或P型(PMOS)的絕緣柵型場(chǎng)效應(yīng)晶體管的傳統(tǒng)步驟同時(shí)進(jìn)行。

該方法可包括：與所述柵極區(qū)域的形成同時(shí)地，在第一導(dǎo)電類型的雙極晶體管的阱內(nèi)形成第二導(dǎo)電類型的場(chǎng)注入?yún)^(qū)域。

確實(shí)，例如在高壓運(yùn)算放大器的輸入級(jí)上存在的BiMCOS類型的集成電路必須偶爾抵抗40伏特級(jí)別的電壓。通過(guò)填充有重?fù)诫s材料的溝槽形成的場(chǎng)注入使得場(chǎng)線進(jìn)一步遠(yuǎn)離有源結(jié)而擴(kuò)展，因此提高了集成電路的部件的電壓能力。

該方法可包括：與JFET晶體管的柵極接觸區(qū)域的形成同時(shí)地，形成第二導(dǎo)電類型的雙極晶體管的發(fā)射極區(qū)域和/或第二導(dǎo)電類型的絕緣柵型場(chǎng)效應(yīng)晶體管的源極/漏極區(qū)域。

該方法可包括：與垂直結(jié)場(chǎng)效應(yīng)晶體管的漏極區(qū)域的形成同時(shí)地，形成第一導(dǎo)電類型的雙極晶體管的集電極區(qū)域，包括形成第一導(dǎo)電類型的比所述雙極晶體管的半導(dǎo)體阱更重?fù)诫s的隱埋層以及形成從雙極晶體管的阱的表面向下延伸到所述隱埋層的第一導(dǎo)電類型的接觸阱。

該方法可包括：與垂直結(jié)場(chǎng)效應(yīng)晶體管的源極區(qū)域的形成同時(shí)地，形成第一導(dǎo)電類型的雙極晶體管的發(fā)射極區(qū)域和/或第一導(dǎo)電類型的絕緣柵型場(chǎng)效應(yīng)晶體管的源極/漏極區(qū)域。

形成第一或第二導(dǎo)電類型的發(fā)射極區(qū)域、第一或第二導(dǎo)電類型的源極和漏極區(qū)域以及包括接觸阱和隱埋層的第一導(dǎo)電類型的集電極區(qū)域是用于制造BiCMOS類型的集成電路的方法的傳統(tǒng)步驟。

在該方面中，JFET晶體管的制造引入相對(duì)于傳統(tǒng)方法增加的任何步驟。

根據(jù)另一方面，提供了一種集成電路，包括至少一個(gè)垂直結(jié)場(chǎng)效應(yīng)晶體管，包括第一導(dǎo)電類型的半導(dǎo)體阱、漏極區(qū)域、接觸阱、柵極區(qū)域和源極區(qū)域，其中，漏極區(qū)域包括第一導(dǎo)電類型的比所述阱更重?fù)诫s的隱埋層，接觸阱為第一導(dǎo)電類型且從阱的表面向下延伸到所述隱埋層，柵極區(qū)域包括約束溝道區(qū)域的填充有第二導(dǎo)電類型的半導(dǎo)體材料的兩個(gè)溝槽，并且源極區(qū)域?yàn)樗龅谝粚?dǎo)電類型且位于所述溝道區(qū)域的頂部上。

該集成電路還可以包括：第一導(dǎo)電類型的至少一個(gè)雙極晶體管、第二導(dǎo)電類型的至少一個(gè)雙極晶體管、第一導(dǎo)電類型的至少一個(gè)絕緣柵型場(chǎng)效應(yīng)晶體管和第二導(dǎo)電類型的至少一個(gè)絕緣柵型場(chǎng)效應(yīng)晶體管。

結(jié)場(chǎng)效應(yīng)晶體管的隱埋層和漏極接觸阱可位于與雙極晶體管的集電極區(qū)域的隱埋層和接觸阱相同的層級(jí)處。

垂直結(jié)場(chǎng)效應(yīng)晶體管的柵極區(qū)域可位于與第一導(dǎo)電類型的雙極晶體管的場(chǎng)注入?yún)^(qū)域相同的層級(jí)處。

垂直結(jié)場(chǎng)效應(yīng)晶體管的源極區(qū)域可位于與第一導(dǎo)電類型的雙極晶體管的發(fā)射極區(qū)域相同的層級(jí)處和/或與第一導(dǎo)電類型的絕緣柵型場(chǎng)效應(yīng)晶體管的漏極/源極區(qū)域相同的層級(jí)處。

垂直結(jié)場(chǎng)效應(yīng)晶體管可包括柵極接觸區(qū)域，所述柵極接觸區(qū)域?yàn)榈诙?dǎo)電類型、與所述柵極區(qū)域接觸并且可位于與第二導(dǎo)電類型的雙極晶體管的發(fā)射極區(qū)域相同的層級(jí)處。

根據(jù)一個(gè)實(shí)施例，集成電路包括多個(gè)垂直結(jié)場(chǎng)效應(yīng)晶體管，各個(gè)垂直結(jié)場(chǎng)效應(yīng)晶體管具有相互不同的有源表面的臨界尺寸。

集成電路可包括形成單元結(jié)構(gòu)的多個(gè)結(jié)型場(chǎng)效應(yīng)晶體管。

使用單元結(jié)構(gòu)架構(gòu)避免了擴(kuò)展JFET晶體管的約束以及擴(kuò)展JFET晶體管中出現(xiàn)的不可預(yù)測(cè)的邊緣效應(yīng)。

附圖說(shuō)明

本實(shí)用新型的其他優(yōu)勢(shì)和特征將根據(jù)非限制性實(shí)施例及其實(shí)施方式的詳細(xì)描述以及附圖而變得明確，其中：

圖1至圖8示出了本實(shí)用新型的實(shí)施例及其實(shí)施方式。

具體實(shí)施方式

為了清楚，如同集成電路的表示，圖1至圖8是示意圖并且不按比例繪制，使用相同的參考標(biāo)號(hào)來(lái)表示兩幅圖中的相同元件。

此外，在以下描述中，第一導(dǎo)電類型將表示為N型而第二導(dǎo)電類型被表示為P型，盡管相反的情況根據(jù)本實(shí)用新型也是可以的。

圖1示出了垂直結(jié)型場(chǎng)效應(yīng)晶體管T1的一個(gè)實(shí)施例，其形成為形成在具有P型摻雜的半導(dǎo)體襯底10上的集成電路CI的一部分。尤其在具有N型摻雜的半導(dǎo)體阱21內(nèi)制造晶體管T1，并且該晶體管包括漏極區(qū)域、源極區(qū)域81、柵極區(qū)域46和溝道區(qū)域ZC。

漏極區(qū)域包括N⁺型(比所述阱21更重?fù)诫s)的隱埋層11，并且接觸阱31也是N⁺類型的重?fù)诫s。接觸阱31從阱21的表面向下延伸到所述隱埋層11。

柵極區(qū)域46包括兩個(gè)相鄰的垂直溝槽，它們填充有P⁺類型的重?fù)诫s半導(dǎo)體材料。這些溝槽約束它們之前的垂直溝道區(qū)域ZC。這些溝槽之間的距離D限定晶體管的溝道的有源表面的臨界尺寸。

P型的重?fù)诫s柵極接觸區(qū)域71設(shè)置在阱21的表面上并且與所述柵極區(qū)域46接觸。

N⁺型的重?fù)诫s源極區(qū)域81形成在所述溝道區(qū)域ZC的頂部上，也形成在阱21的表面上。

此外，在柵極接觸區(qū)域71與源極區(qū)域81之間以及在柵極接觸區(qū)域71與漏極接觸阱31之間形成局部氧化區(qū)域50，以將這些區(qū)域相互絕緣。類似地，在阱的表面的橫向端處形成局部氧化區(qū)域50以將晶體管T1與集成電路CI(該晶體管形成為該集成電路的一部分)的剩余部分絕緣。

這些區(qū)域50可以是LOCOS類型，或者是淺溝槽(STI：淺溝槽隔離)。

圖2示出了根據(jù)本實(shí)用新型的用于制造集成電路CI的方法的一個(gè)實(shí)施例的初始步驟的結(jié)果。這里，集成電路CI包括在以下附圖中由虛線約束的五個(gè)區(qū)域Z1、Z2、Z3、Z4和Z5，其中，將分別根據(jù)本實(shí)用新型的一個(gè)實(shí)施例制造JFET晶體管T1、NPN類型的雙極晶體管T2、PMOS類型的絕緣柵型場(chǎng)效應(yīng)晶體管T3、PNP類型的雙極晶體管T4和NMOS類型的絕緣柵型場(chǎng)效應(yīng)晶體管T5。

在具有P型摻雜的硅的襯底10內(nèi)，通過(guò)在襯底10的對(duì)應(yīng)區(qū)域Z1、Z2、Z3中進(jìn)行淺注入來(lái)形成N⁺類型的重?fù)诫s隱埋層11、12、13。具有N型摻雜的半導(dǎo)體阱21、22、23分別通過(guò)在這些隱埋層11、12、13的頂部上的外延來(lái)形成。

類似地，通過(guò)在對(duì)應(yīng)的區(qū)域Z4、Z5中的淺注入形成P⁺類型的重?fù)诫s隱埋層14、15，通過(guò)外延在其上形成具有n型摻雜的阱，然后通過(guò)摻雜物的離子注入和擴(kuò)散將它們分別轉(zhuǎn)換為具有P型摻雜的阱24、25。

還通過(guò)阱21、22中的注入來(lái)形成N⁺類型的重?fù)诫s接觸阱31、32。通過(guò)阱24中的注入來(lái)形成P⁺類型的重?fù)诫s接觸阱34。

每個(gè)接觸阱31、32、34都從對(duì)應(yīng)半導(dǎo)體阱的表面向下延伸到對(duì)應(yīng)的隱埋層。

在以下步驟中，如圖3所示，在阱21-25的表面上沉積掩蔽光刻膠層40，然后根據(jù)光刻預(yù)建立的圖案進(jìn)行蝕刻，露出所述阱21和22的表面上的蝕刻點(diǎn)40’。

在蝕刻點(diǎn)40’的位置處，淺溝槽被蝕刻到阱21和22中。

P⁺類型的重?fù)诫s半導(dǎo)體材料被沉積到溝槽中，在對(duì)應(yīng)的阱21、22中形成場(chǎng)注入?yún)^(qū)域41、42，并且未來(lái)的JFET晶體管的兩個(gè)柵極區(qū)域46位于阱21中。

因此，JFET晶體管的未來(lái)溝道區(qū)域ZC形成在兩個(gè)柵極區(qū)域46之間，通過(guò)光刻來(lái)控制其有源表面D的臨界尺寸。

確實(shí)，阱21中的摻雜物的橫跨擴(kuò)散與尺寸D相比可忽略，因此尺寸D精確地通過(guò)轉(zhuǎn)印到光刻膠的圖案的對(duì)應(yīng)部分來(lái)確定。

此外，同時(shí)利用用于制造集成電路的NPN晶體管的步驟來(lái)形成溝道區(qū)域ZC。

圖4示出了未示出的步驟的結(jié)果，其中，實(shí)施第二掩蔽以在具有N型的重?fù)诫s材料的阱24內(nèi)形成場(chǎng)注入?yún)^(qū)域44。

例如，根據(jù)LOCOS(“硅局部氧化”的首字母縮寫(xiě))類型的已知方法，通過(guò)局部氧化50在阱21-25的表面上約束集成電路CI的有源區(qū)域。

執(zhí)行摻雜物的注入，在阱22內(nèi)形成分別為P^-摻雜和P⁺型的重?fù)诫s的本征基底區(qū)域52和本征基底區(qū)域62，并且在阱24內(nèi)形成分別為N摻雜和N⁺型的重?fù)诫s的本征基底區(qū)域54和本征基底區(qū)域64。

圖5所示的以下步驟是對(duì)于JFET、PMOS和PNP晶體管來(lái)說(shuō)公共的光刻步驟。

在阱21-25的表面上沉積光刻膠層70，其中也根據(jù)預(yù)建立的圖案通過(guò)光刻形成的開(kāi)口露出阱21、23和24的表面上的注入點(diǎn)70’。

P型的摻雜物以高密度注入并且到達(dá)這些注入點(diǎn)70’的淺深度，同時(shí)在對(duì)應(yīng)的阱24、21和23內(nèi)形成未來(lái)PNP晶體管的發(fā)射極74、未來(lái)JFET晶體管的柵極接觸區(qū)域71以及未來(lái)PMOS晶體管的源極和漏極區(qū)域73。

圖6所示的以下步驟是對(duì)于JFET、NPN和NMOS晶體管的形成來(lái)說(shuō)公共的光刻步驟。

在阱21-25的表面上沉積光刻膠層80，其中，也根據(jù)預(yù)建立的圖案通過(guò)光刻形成的開(kāi)口露出阱21、22和25的表面上的注入點(diǎn)80’。

N型的摻雜物以高密度注入并到達(dá)這些注入點(diǎn)80’中的淺深度，同時(shí)形成未來(lái)NPN晶體管的發(fā)射極82、未來(lái)JFET晶體管的源極81以及未來(lái)NMOS晶體管的源極和漏極區(qū)域85。

圖7示出了根據(jù)本實(shí)用新型的一個(gè)實(shí)施例得到的集成電路，其包括垂直結(jié)場(chǎng)效應(yīng)晶體管T1、NPN類型的雙極晶體管T2、PNP類型的雙極晶體管T4、PMOS晶體管T3和NMOS晶體管T5。PMOS晶體管T3和NMOS晶體管T5的絕緣柵極以傳統(tǒng)方式形成，并且包括絕緣層93(例如，氧化硅)和柵極材料層95(例如，多晶硅)。

用于接觸形成的以下步驟(例如，包括固化步驟和接觸沉積步驟)以傳統(tǒng)方式執(zhí)行并且沒(méi)有示出。

圖8示意性示出了在平面P2中以“頂視圖”方式觀察的圖1所示晶體管T1的類型的JFET晶體管的單元結(jié)構(gòu)架構(gòu)。

單元結(jié)構(gòu)SCEL包括多個(gè)單位單元CELi，并且每個(gè)單位單元CELi都包括JFET晶體管，尤其包括漏極區(qū)域31、兩個(gè)柵極區(qū)域71和源極區(qū)域81。

對(duì)于每個(gè)單位單元已知和控制飽和漏極電流。因此，飽和漏極電流可以通過(guò)并聯(lián)連接多個(gè)單位單元來(lái)調(diào)整為期望值。

然后，單元結(jié)構(gòu)的飽和漏極電流等于并聯(lián)連接的每個(gè)單位單元的飽和漏極電流的總和。

JFET晶體管的單元結(jié)構(gòu)架構(gòu)避免了必須制造更加擴(kuò)展的JFET 晶體管以得到更高的飽和漏極電流，其中擴(kuò)展的JFET晶體管顯示出難以控制和建模的邊緣效應(yīng)。

明顯地，本實(shí)用新型能夠?qū)崿F(xiàn)對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)顯而易見(jiàn)的多種變化和修改。具體地，本實(shí)用新型可通過(guò)反轉(zhuǎn)對(duì)應(yīng)的導(dǎo)電類型而應(yīng)用于具有P型溝道的JFET的制造。