本申請要求通過引用方式全部并入本申請中的以下臨時申請的每個的優(yōu)先權：于2015年1月9日提交的美國臨時專利申請No.62/101,954以及于2015年2月24日提交的美國臨時專利申請No.62/120,265。

技術領域

本申請總體上涉及集成電路裝置的制造。

背景技術：

本申請總體上涉及集成電路裝置的制造。更具體地講，本實用新型提供了使用異質(heterogeneous)且非均勻層堆疊并互連三維(3D)裝置的所得裝置，例如，完全制成的集成電路。舉例來說，集成電路除其他之外可以包括存儲裝置、處理器裝置、數(shù)字信號處理裝置、專用裝置、控制裝置、通信裝置等。

技術實現(xiàn)要素：

根據(jù)本實用新型，提供了總體上涉及集成電路裝置的制造的技術。更具體地講，本實用新型提供了使用異質且非均勻層堆疊并互連三維(3D)裝置的裝置，例如，完全制成的集成電路。舉例來說，集成電路除其他之外可以包括存儲裝置、處理器裝置、專用裝置、控制裝置、通信裝置等。

提供了一種具有電介質結構(dielectric structures)和導電結構(conductive structures)的第一襯底。離子(ions)注入到所述第一襯底中，所述離子穿過所述電介質結構和所述導電結構以限定所述第一襯底中的分離平面(cleave plane)。所述第一襯底在所述分離平面被分離以獲得具有所述電介質結構和所述導電結構的分離層。所述分離層形成三維集成電路裝置的多個堆疊集成電路(integrated circuit，IC)層之一。

提供了異質且非均勻層的三維堆疊和互連，例如，完全制成的集成電路。包括用于顯著減小層間分離并且增加可用的層間連接密度，從而得到增加的信號帶寬和系統(tǒng)功能。

在實例中，一種設備包括第一襯底，所述第一襯底具有電介質結構、導電結構和第一互連結構，所述第一襯底包括在與所述第一互連結構相對的一側上的分離表面。所述設備進一步包括粘結氧化層和第二襯底，所述第二襯底包括第二互連結構，所述第二互連結構粘結在所述第一襯底上并且與所述第一互連結構連通以形成具有多個堆疊集成電路(IC)層的三維集成電路裝置，所述第一襯底為所述堆疊集成電路層中的一個，并且所述第二襯底為所述堆疊集成電路層中的另一個。所述第二互連結構粘結在所述分離表面上或所述第一互連結構上。

附圖說明

圖1是轉移器件的“底部”粘結在下方器件的“頂”層上的本實用新型的簡化剖視圖。

圖2圖示了包括一層晶體管器件和金屬及低介電常數(shù)材料的上網(wǎng)絡(upper network)的異質結構，在實例中考慮到穿過附加的圖案化光致抗蝕劑層的注入所提供的層間冷卻劑通道。

圖3是示出了在適當位置并入冷卻劑通道的圖案化高導熱率層的簡化剖視圖。

圖4示出了粘結三維IC堆(3D IC stack)中的轉移器件層和下器件層的“頂對頂”金屬層的簡化剖視圖。

具體實施方式

根據(jù)本實用新型，提供了總體上涉及集成電路裝置的制造的技術。更具體地講，本實用新型提供了使用異質且非均勻層堆疊并互連三維(3D)裝置的裝置，例如，完全制成的集成電路。舉例來說，集成電路除其他之外可以包括存儲裝置、處理器裝置、數(shù)字信號處理裝置、專用裝置、控制裝置、通信裝置等。

在實例中，本實用新型建立并擴展了兩大技術領域的能力，用于形成異 質層的粘結堆疊的層轉移(layer transfer)，例如，形成當今使用的絕緣體上硅(Silicon-on-Insulator，SOI)晶片，以及用于器件間連接的通過使用中介層(interposer layers)與金屬通路的稀疏陣列綜合進行開發(fā)以形成電子裝置的三維堆疊。

在實例中，本實用新型提供了具有簡化的粘結及互連結構的多種電子及機電層的堆疊和互連，所述簡化的粘結及互連結構具有比目前可用的中介層/TSV方法小1/10或更多的物理量級并且提供用于極大增加的數(shù)量的器件間電子連接路徑，從而得到極大擴展的數(shù)據(jù)傳輸帶寬和三維裝置功能。本實用新型還提供用于保護敏感器件層以避免與使用高能質子束線(proton beamlines)相關的有害的紫外線輻射，并且用于構造用于去除來自有源的運行的三維裝置堆(3-D device stack)的體積的熱量的冷卻劑流通道的層間網(wǎng)絡(network)。通過本說明書以及下文的更具體的描述可以發(fā)現(xiàn)本實用新型的進一步細節(jié)。

實施例可以兼容多種IC制造方法，包括用于制造互補金屬氧化物半導體(CMOS)和隨機存取存儲器(RAM)裝置等的方法。

使用MeV能量的注入允許穿過整個器件層(10ums)的注入更厚。因此，可以轉移整個CMOS器件層，而不是部分層。

具體實施例可以利用具有對應的互連深度、位置和密度的前后堆疊和前前堆疊粘結的變型。

一些實施例可以使全部器件層元件(不需要中介層)變薄，甚至對于高密度器件間通路連接具有減小的RC損耗。

各種實施例可以通過具有大為減少的“避開(keep out)”區(qū)域的連接降低來自銅/硅應力(stress)的應力。

圖1是本實用新型的實施例的簡化剖視圖。上器件層，包括形成在半導體材料(通常為硅)中的晶體管的異質層，以及金屬(通常為銅與用于襯墊和通路的多種其他金屬)的致密網(wǎng)絡，由低介電常數(shù)的電絕緣材料分開的層，在通過氫注入形成及相關分離之后與半導體晶圓分開。在質子注入期間，轉移器件結構覆蓋有足夠厚度和性能的均勻的光致抗蝕劑層以保護器件層免于因暴露于來自在質子束線等離子(proton beam line plasma)中的重組的紫外線輻射而受損。對于圖1所示的情況，轉移器件層還涂覆有第二光致抗蝕劑層，該第二光致抗蝕劑層被圖案化以調節(jié)質子束的深度以及沿著冷卻劑流通道的 網(wǎng)絡的路徑的所得的分離表面(cleave surface)，該冷卻劑流通道被設計成從完整的三維裝置堆的體積去除熱量。導電結構包括襯底中的晶體管結(transistor junctions)以及與晶體管層連接的金屬互連網(wǎng)絡(metal interconnect network)。

在將上器件層安裝在臨時粘結處理層上之后，轉移器件的被分離的下表面經(jīng)過處理以去除分離表面的區(qū)域中的注入受損并且調節(jié)轉移器件襯底層的厚度。CVD氧化層沉積在下表面上以提供足夠的粘結表面并且提供用于冷卻劑流通道(如果存在)的絕緣的鈍化表面。下器件表面然后經(jīng)過蝕刻并且填滿金屬以通過襯底和沉積的氧化層形成通往轉移器件互連層的層間電連接，沉積的氧化層厚度為1微米或更厚的數(shù)量級。上轉移器件層中的層間金屬線與金屬粘結焊盤端接，該金屬粘結焊盤具有與沉積的氧化物粘結層在同一平面上的粘結表面。

類似的沉積的氧化物形成在下器件頂表面上以提供足夠的粘結，通路的網(wǎng)絡經(jīng)過蝕刻并且填滿金屬以提供與下器件互連層的電連接。下金屬線端接與下沉積氧化物表面在同一平面上的金屬粘結焊盤。

兩組金屬粘結焊盤在精確粘結設備中對齊并且經(jīng)過粘結退火(bond annealing)，從而完成圖1所示的2層堆疊(具有冷卻劑通道)。

圖2示出了在層轉移到下器件層上之后的圖案化光致抗蝕劑(PR)層和器件層的視圖。在圖2中，包括一層晶體管器件和提供用于集成電路(IC)的互連的金屬及低介電常數(shù)材料的上網(wǎng)絡的異質結構涂覆有均勻的光致抗蝕劑(PR)層，其中抗蝕劑的性能和厚度被選擇成給敏感的IC層和界面提供充分的保護以避免暴露于在質子加速器束線等離子(proton accelerator beamline plasma)中的重組事件中引起的紫外線(波長小于400nm)輻射。均勻的光致抗蝕劑層的厚度和阻止(stopping)也被選擇成將質子束的范圍調節(jié)到在IC裝置晶體管和耗盡層(depletion layers)以下的期望的深度。

在圖2中，第二圖案化光致抗蝕劑層疊加在均勻的光致抗蝕劑層上，第二光致抗蝕劑層的厚度和阻止被選擇成局部調整注入的質子分布的深度以提供非平面材料分離表面。當轉移器件層粘結在下器件層上時，在去除光致抗蝕劑層并且臨時粘結在保持層上之后，非平面分離表面提供用于成品IC裝置堆(IC device stack)中的冷卻劑流的網(wǎng)絡路徑(反映上光致抗蝕劑層的圖案 化)，該冷卻劑用于在器件運行期間去除熱量。

盡管吸收體在圖2中圖示為光致抗蝕劑(absorber)，但這不是必要的。在替代實施例中，其他材料可以用作吸收體，包括但不限于氧化物和/或氮化物。

圖1至圖2還示出了層間金屬通路和粘結附著焊盤以及氧化物粘結界面，該氧化物粘結界面在粘結到下器件層之前疊加在上轉移器件層的下部。

一般來講，高性能邏輯器件(logic devices)在邏輯核心(logic core)中的高開關活動(switching activity)的區(qū)域中產(chǎn)生熱量。這些開關加熱(switching heating)的來源在復雜片上系統(tǒng)(SOC)和中央處理器(CPU)裝置中是眾所周知的設計關注點。存儲器件中的數(shù)據(jù)的保留通常隨著溫度升高而劣化，所以邏輯和存儲器層的集成堆疊受到這些熱關注點的挑戰(zhàn)。隨著三維器件堆疊的密度和多樣性的增加，熱控制變得更加重要。

盡管有益于熱粘結效率，但是在粘結堆中使用氧化物層可能由于SiO₂較低的導熱率而被限制成熱傳遞層。使用更高導熱率的電絕緣材料作為層間結構可以增加從局部器件熱源區(qū)域的熱傳遞。

因此，在某些實施例中，可能有利的是，在產(chǎn)熱器件層之間增加結構化的高導熱率層，以便便于從器件堆散熱和去除熱量。特別地，使用高能質子注入、低熱預算層(low-thermal budget layer)分離和轉移粘結可以便于通過使用局部冷卻劑流從局部器件結構“熱點(hot spots)”散熱并且高效地去除器件的熱能。

以下列出了幾種普通的半導體和絕緣膜的導熱率(單位：W/m-K)。

Si:130(W/m-K)

SiO₂:1.3(W/m-K)

SiC:120(W/m-K)

Ge:58(W/m-K)

GaAs:52(W/m-K)

Al₂O₃:30(W/m-K)

厚度≈0.5至2um的層間傳熱層可以被期望用于高效熱流。圖3示出了包括在適當位置并入冷卻劑通道的高導熱率層的簡化剖視圖。

包括半導體、電介質材料和金屬材料的多個層的集成電路裝置在制造期 間可能形成相當大的內應力。尚未解決的是，這些應力可以足夠高以使整個厚度的硅晶圓(具有大于700微米的厚度)扭曲成各種凹形、凸形和復雜的“炸土豆片”形狀。這些變形可以足夠大到在器件制造器件在精細線路光刻光學中導致問題。

如果分離的薄(例如，幾微米)襯底上含應力的器件層以未被支撐的方式放置在平表面上，那么晶圓級組合的應力引起的變形可能對平襯底表面的粘結提出挑戰(zhàn)。由于這些效應，薄器件層在將它們從它們的初始襯底晶圓分離之前可以附接到剛性粘結結構上，該粘結結構能夠維持與應力層附接的平面粘結界面。

即使在使用剛性的臨時粘結夾持器以使含應力的層形成為適用于粘結的平面形式，復雜粘結堆中未補償?shù)膽赡茉诤罄m(xù)制造步驟期間以及在器件運行期間由于熱應力而導致粘結失效和IC裝置退化。

因此，實施例可以提供用于添加應力補償層到應力器件的薄轉移層的背側以便于粘結，包括改進的層間器件以及粘結焊盤對齊，并且補償后續(xù)制造和器件運行熱循環(huán)的有害效應。

背側應力補償材料可以被選擇成由具有對器件層的補償熱膨脹性能以及具有足以抵消器件結構內應力的變形效應(distortion effect)的厚度的材料制成。

應力補償層可以在將轉移器件層附接到臨時粘結結構上時通過直接層轉移到轉移器件層背側來形成。在一些情況下，應力補償層可以通過CVD或其他途徑沉積。

要注意的是，平面的、應力補償?shù)霓D移層可以提供用于在晶圓級(wafer level)粘結期間實現(xiàn)高度的粘結焊盤對齊(三維IC制造的成功的晶圓級粘結的一種考慮)的令人滿意的幾何結構。

具體實施例可以采用單晶層轉移到化學或機械“脆弱”的分離層。具體地講，可以希望允許將高純度單晶材料層附接到臨時保持層上，該臨時保持層足夠堅固以承受IC或其他器件制造方法的熱應力、化學應力和機械應力，但是足夠“脆弱”以在定向的化學或機械作用下形成分離路徑。

這些脆弱的臨時分離層的實例可以包括但不限于以下實例：(1)通過熱生長、CVD沉積或者通過直接氧注入(direct Oxygen implantation)及后續(xù)熱 處理形成的氧化物層，能夠通過選擇性蝕刻劑的化學作用(例如，HF攻擊下方的SiO₂層)而在上覆蓋層下方形成分離路徑；以及(2)在選擇的化學或機械攻擊下易于形成分離路徑的多種形式的多晶材料或多孔形式的普通襯底材料。定向的機械攻擊的形式可以包括但不限于：(1)施加于楔形分離工具的側向定向的力引起的應力輔助裂縫形成(stress-assisted crack formation)；以及(2)通過到機械脆弱層(例如，多孔襯底材料區(qū)域)中的側向定向的流體噴射的動能攻擊(kinetic attack)。

一些形式的化學或機械脆弱的分離層可能缺乏可用于制造高性能半導體器件的高純度和高質量晶體上層的外延生長所需的高水平晶體界面。

通過采用高能質子注入以形成用于沿著明確限定的分離表面的在室溫下的機械分離的氫富含層，實施例可以用于分離和粘結整個器件結構(包括全部形成的晶體管層和多級金屬互連網(wǎng)絡)到適當選擇的臨時分離層上，用于隨后的制造和器件集成制造。隨后可以從載體襯底分離。

實施例也可以用于分離和粘結均勻的高純度晶體層，所述晶體層將要形成為電子器件、機械器件或光學器件，隨后從載體襯底分離。

實施例也可以提供可用于分離的質子注入以及高敏感性CMOS器件結構的層轉移堆疊。如此前提及的，實施例利用高能質子注入以形成富含氫的分離表面，所述富含氫的分離表面在光致抗蝕劑或CVD電介質的頂層及多層金屬互連網(wǎng)絡和晶體管層的組合的結合厚度以及阻止力效果(stopping power effects)以下幾微米。

穿過金屬互連層和晶體管層的高劑量高能質子束的通過引起的輻射損傷效果可以是可管理的水平——在適中的溫度通過標準退火循環(huán)可恢復。此外，當特定的輻射損傷效果有特別顧慮時，實施例可以包括以下實施方式：考慮繞過器件電介質層中的輻射損傷效果。

在高劑量高能質子注入到CMOS器件層及其相關的金屬互連網(wǎng)絡層中期間，與可能的輻射損傷相關的一個問題是多個電介質層中的粘結破壞效果。這可能是由于能量質子束通過引起的電子阻止事件(electronic stopping events)或者在加速器束線(accelerator beam line)中的重組事件之后的離子電子弛豫(ion-electron relaxation)引起紫外線輻射。

當在CMOS器件制造期間在特定點進行高劑量高能質子注入時，可以顯 著避免質子束造成的輻射效果。CMOS制造中的一個點可以被認為是在完成與CMOS結(junctions)中的摻雜物(dopants)的激活相關的高溫(例如，大于500℃)之后，并且在沉積敏感的柵極堆氧化物及后續(xù)在金屬互連網(wǎng)絡中并入層間電介質之前。

在CMOS制造中的這個點，器件晶圓中的主要材料是摻雜結(多晶硅填滿側向隔離區(qū)域)和襯底晶圓中的晶體硅。在主要的硅材料中唯一顯著的長期輻射損傷效果與質子減速的核阻止元件(nuclear stopping components)引起的晶格損傷(lattice damage)相關。

高能質子束的晶格損傷事件可能局限在質子輪廓(proton profile)的峰值附近。根據(jù)實施例，該峰值可以位于晶體管層中的CMOS結以下幾微米，并且為層分離期間的分離表面的定位提供關鍵的氫捕獲點(hydrogen-trapping sites)。CMOS晶體管層及其相關的載體耗盡層之間的幾微米間隔和后續(xù)的層分離的區(qū)域中的質子引起的晶格損傷可以足夠避免質子晶格損傷層引起的有害的器件效果。

在許多先進的CMOS器件中，柵極堆區(qū)域最初由臨時膜以及在完成高溫熱循環(huán)之后被“替換”成并入高介電常數(shù)(“高k值”)柵極氧化物和多層金屬柵極電極的最終器件結構的結構限定。在“替換柵極”制造循環(huán)之后，最終柵極和金屬層間(“低k值”)電介質的材料性能將最終CMOS器件制造的可允許的熱循環(huán)限制成小于500℃。

剛好在“替換柵極”制造之前的點實施的高劑量質子注入可以避免對最終器件柵極和金屬層間電介質的損傷風險并且不能暴露于500℃或更高的熱循環(huán)，這可能導致在完成轉移器件層的制造之后在層分離的所需的非熱式分離之前自發(fā)的層分離。

利用根據(jù)實施例的設備可以允許通過堆疊順序和層間厚度來調節(jié)層間帶寬(bandwidth)。特別地，三維IC堆的主要目的是提供用于增加器件之間的信號處理通信(signal processing communications)的帶寬的替代路徑。

帶寬是數(shù)據(jù)信號頻率(通常接近CPU時鐘頻率)與外部通信通道的數(shù)量的乘積。對于IC的大部分歷史，IC發(fā)展集中在增加CPU和其他數(shù)據(jù)處理芯片循環(huán)頻率，可能的代價是增加芯片的功耗。沿著平面型器件周邊可用的粘結焊盤的密度已經(jīng)限制了通信通道的數(shù)量。

三維IC堆的發(fā)展增加了按照層間通信線的密度測量的垂直通道的可用數(shù)量。層間連接的密度的便捷測量是通信引腳間隔或“節(jié)距”的負二次方。具體地講，輸入輸出密度(IO density)＝1/(引腳節(jié)距)²。

最小金屬通道或“引腳”節(jié)距取決于各種各樣的器件考量。一個因素是層間金屬通道的縱橫比(AR)：金屬線直徑與待填充的通路孔的長度的比值。常規(guī)的“硅通孔”(Through Silicon Via，TSV)結構通?？梢员憩F(xiàn)出約5至20的縱橫比。這顯著高于IC裝置的高密度金屬化中的通路的典型的設計規(guī)則——通常為小于2的縱橫比。

影響常規(guī)的TSV結構的堆疊密度的一個器件考量是微米級銅柱體和硅器件材料的不同的熱膨脹引起的器件內的應力。緊挨著銅通路線周圍的不期望的局部應力可能導致限定微米級“避開”區(qū)域的設計規(guī)則，其中銅通路附著焊盤附近排除有源電路元件。這影響電路密度、性能和產(chǎn)量。

因此，具體實施例可以提供一個或多個程序來局部增加層間金屬通道密度以及相鄰器件層之間對應的通信帶寬。使用高能高劑量質子注入穿過基本上完成的金屬互連網(wǎng)絡和完全形成的CMOS晶體管層用于形成用于非熱式層分離層的氫富含區(qū)域并且粘結到三維IC堆上，提供了幾微米(或者更小，對于掩埋氧化物的SOI上的器件層或具有最小載體耗盡層厚度的其他器件類型的情況)的層間間隔。這允許比當今的TSV和中介層堆疊(interposer stacking)所特有的幾十微米的層間間隔更小的層間間隔。實施例提供的更薄的器件間硅層以及消除中介層和相關粘合劑層允許制造更短且更薄的器件間金屬信號連接并且極大地減小當今幾微米厚的銅TSV通道的熱應力引起的“死區(qū)”效應。

在需要高的層間帶寬的情況中(例如，用于CMOS圖像傳感器層和信號裝置的連接)，一些實施例可以采用各種各樣的層轉移技術以使轉移器件的金屬互連網(wǎng)絡的頂層對齊并粘結至三維IC堆中的下器件層的金屬網(wǎng)絡的頂層的層間連接通道。

由于這種特定的程序，可以預期層間通信通道密度類似于兩個器件層中的頂層金屬化層(具有在幾微米或更小的數(shù)量級的引腳節(jié)距)中的引腳密度。這種“頂對頂”層粘結得到比現(xiàn)有的2.5維和三維芯片堆疊技術高100至1000x的因子的層間連接密度以及相應增加的帶寬。

圖4示出了粘結三維IC堆中的轉移器件層和下器件層的“頂對頂”金屬層的簡化剖視圖。這種方法可以提供與CMOS器件的頂部金屬層的通路密度類似的層間金屬連接通道密度和相應增加的帶寬。

根據(jù)實施例的三維IC結構的具體實例的特征可以是在1.0E+02至1.0E+04nm的引腳節(jié)距范圍內在約1.0E+06至1.0E+08之間的輸入輸出密度(引腳/cm²)。在實例中，對于1μm的TSV深度，在約0.1μm至1μm的TSV直徑的范圍內，縱橫比(深度：最小寬度或直徑)可以在1至10的范圍內。

如上所述，根據(jù)實施例通過質子注入以形成三維IC結構可以在約1MeV的能量進行，包括在約300keV至5MeV之間的能量，約500keV至3MeV之間的能量，約700keV至2MeV之間的能量，或約800keV至1MeV之間的能量。

要注意的是，在這種較高能量范圍內的氫離子的注入性能可以在用于SOI晶圓制造的層轉移所典型具有的能量40keV之間變化。第一級描述是反映“離散(straggling)”(<ΔX>)的質子輪廓的“半寬”與“投影射程(projected range)”輪廓(<X>)的深度的比值。

在實例中，這種<ΔX>/<X>的結果的比較如下：

●質子注入能量40keV:<ΔX>/<X>＝0.196≈0.2

●質子注入能量1MeV:<ΔX>/<X>＝0.048≈0.05

因此，1MeV質子輪廓約等于比40keV質子輪廓“尖(sharper)”4倍。

盡管上述是具體實施例的全部描述，但是可以使用多個修改、替代構造和等同形式。因此，上述描述和說明不應當被視為限制由所附權利要求書限定的本實用新型的范圍。