本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別地，涉及一種發(fā)光二極管芯片及其制作方法。

背景技術(shù)：

由于金屬與ITO的附著力和金屬與氧化硅的附著力不能滿足封裝焊線時的推拉力要求，會造成電極掉落，造成半導(dǎo)體設(shè)備的致命缺陷。

為了解決上述問題，市面上的LED芯片都在P電極下方的電流阻擋層和ITO阻擋層需要有開孔。通常的做法如圖1所示，分為五次光刻，分別為：電流阻擋層光刻(P電極下方開洞)，透明導(dǎo)電層光刻(P電極下方開洞)，臺面刻蝕光刻，NP電極光刻，保護(hù)層光刻。如此做的話光刻的步驟達(dá)到五次，成本較高且影響光刻產(chǎn)能的發(fā)揮。

中國專利201510547960.4公開了一種GaN基發(fā)光二極管的制作方法，包括：在基板上形成外延疊層；在外延疊層上形成電流阻擋層圖案和透明導(dǎo)電層圖案；進(jìn)行干法刻蝕，使得部分N型第一半導(dǎo)體層裸露，形成臺面；在臺面上形成絕緣保護(hù)層，對所述絕緣保護(hù)層進(jìn)行電極光刻，形成第一電極開孔和第二電極開孔，在電極開孔內(nèi)形成金屬電極，從而形成發(fā)光二極管。但是，上述方案中的透明導(dǎo)電層的圖案和臺面的干法刻蝕是分兩步光刻進(jìn)行的。

技術(shù)實現(xiàn)要素：

本發(fā)明目的在于提供一種發(fā)光二極管芯片的制作方法，以解決開孔過程中光刻次數(shù)過多的技術(shù)問題。

為實現(xiàn)上述目的，本發(fā)明提供了一種發(fā)光二極管芯片的制作方法，包括步驟：

A、在P型半導(dǎo)體層上沉積出電流阻擋層，電流阻擋層的厚度為250-1000nm；此時電流阻擋層不開孔；

B、在不開孔的電流阻擋層上沉積出透明導(dǎo)電層，此時電流阻擋層不開孔，透明導(dǎo)電層開孔；進(jìn)行濕法腐蝕，不去除光刻膠；

C、干法刻蝕電流阻擋層到P型氮化鎵層上表面。

優(yōu)選的，還包括步驟D：

D、采用濕法腐蝕方式，將殘留的電流阻擋層去除，露出P型氮化鎵層；用蝕刻液將透明導(dǎo)電層進(jìn)行二次清洗。

優(yōu)選的，所述透明導(dǎo)電層是通過蒸發(fā)臺或者濺射鍍膜法鍍在所述P型半導(dǎo)體層上的氧化銦錫薄膜。

優(yōu)選的，所述電流阻擋層是通過等離子體增強(qiáng)化學(xué)氣相沉積法沉積出的二氧化硅薄膜。

優(yōu)選的，所述電流阻擋層與氮化鎵的刻蝕選擇比為：電流阻擋層：氮化鎵≈1:6。

本申請還提供一種發(fā)光二極管芯片，所述電流阻擋層的厚度為250-1000nm。

優(yōu)選的，所述電流阻擋層與氮化鎵的刻蝕選擇比為：電流阻擋層：氮化鎵≈1:6。

本發(fā)明具有以下有益效果：

本發(fā)明的芯片由于將透明導(dǎo)電層光刻和臺面刻蝕光刻在同一次光刻過程內(nèi)完成，不僅節(jié)約了一次光刻次數(shù)，而且減少為了兩次光刻相互對位造成的設(shè)備精度誤差而在設(shè)計端增加的偏差距離，從而增大了發(fā)光區(qū)面積。

本申請方法工藝步驟精簡，工藝參數(shù)易于控制，適合工業(yè)化生產(chǎn)。

除了上面所描述的目的、特征和優(yōu)點之外，本發(fā)明還有其它的目的、特征和優(yōu)點。下面將參照圖，對本發(fā)明作進(jìn)一步詳細(xì)的說明。

附圖說明

構(gòu)成本申請的一部分的附圖用來提供對本發(fā)明的進(jìn)一步理解，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中：

圖1是現(xiàn)有技術(shù)的開孔過程示意圖；

圖2是本發(fā)明優(yōu)選實施例的開孔過程示意圖；

圖3是本發(fā)明優(yōu)選實施例的成品結(jié)構(gòu)示意圖；

其中，1-襯底，2-緩沖層，3-N型氮化鎵層，4-發(fā)光層，5-P型氮化鎵層，6-電流阻擋層，7-透明導(dǎo)電層，8-1-P電極，8-2-N電極，9-保護(hù)層。

具體實施方式

以下結(jié)合附圖對本發(fā)明的實施例進(jìn)行詳細(xì)說明，但是本發(fā)明可以根據(jù)權(quán)利要求限定和覆蓋的多種不同方式實施。

參見圖1、圖2，本申請?zhí)峁┝艘环N更為簡單的制作方法，具體包括以下步驟：

步驟一：沿軸線方向，將所述緩沖層設(shè)置在所述襯底上，將所述N型半導(dǎo)體層設(shè)置在所述緩沖層上；將所述發(fā)光層設(shè)置在所述N型半導(dǎo)體層上，將所述P型半導(dǎo)體層設(shè)置在所述發(fā)光層上；

步驟二：將所述芯片體的上部通過等離子體增強(qiáng)化學(xué)氣相沉積法沉積出電流阻擋層，并通過光刻的方式制作出需要圖形，此時P電極下方的電流阻擋層是不開孔的，參見圖2(a)和圖2(b)。

步驟三：將所述透明導(dǎo)電層通過蒸發(fā)臺或者濺射鍍膜法鍍在所述P型半導(dǎo)體層和電流阻擋層上，并通過光刻的方式制作出需要圖形，此時P電極下方的透明導(dǎo)電層是開孔的，參見圖2(b)，在濕法腐蝕完后，不去除光刻膠用做下一步干法刻蝕的掩膜。第三步結(jié)束時光刻膠不去除用做下一次刻蝕的掩膜，所以省去了臺面刻蝕掩膜的圖案制作光刻。

步驟四：采用電感耦合等離子體對芯片進(jìn)行刻蝕，正常氮化鎵區(qū)域會被刻蝕到N型氮化鎵區(qū)域，而P電極下方的電流阻擋層由于和氮化鎵的刻蝕選擇比為：電流阻擋層：氮化鎵≈1:6，配合上一定的厚度(250-1000nm)是不會被刻蝕到P型氮化鎵層。然后用濕法腐蝕的方式將殘留的電流阻擋層去除，露出P型氮化鎵層。再用蝕刻液將透明導(dǎo)電層進(jìn)行二次清洗開孔區(qū)及側(cè)壁，將邊緣處的一些殘留去除干凈，避免漏電，參見圖2(c)。

步驟五：將所述P電極以及所述N電極分別通過蒸發(fā)臺或者濺射鍍膜法分別設(shè)置在所述透明導(dǎo)電層以及所述N型半導(dǎo)體層上。

步驟六：將所述第二芯片體的上部通過等離子體增強(qiáng)化學(xué)氣相沉積法沉積出保護(hù)層。

另外，正常的工序中，每次光刻對位都有一個對位的精度問題，一般在3-5微米，而濕法腐蝕時，由于各向同性會造成2微米側(cè)蝕。

而本申請將透明導(dǎo)電層光刻和臺面刻蝕光刻二合一之后，只有2微米的側(cè)蝕，而不存在對位精度的問題。即正常5此光刻的產(chǎn)品周圍一圈會有6微米左右的區(qū)域沒有透明導(dǎo)電層，而本申請只有2微米左右的區(qū)域。

以10*10mil芯片為例：芯片面積250*250＝62500平方微米，周圍一圈4微米的面積250*4*4＝4000平方微米。面積大約多出4000/62500＝6.4％。

下面是實驗各個實施例得到的藍(lán)光封裝數(shù)據(jù)。由下表可知，相比傳統(tǒng)工藝，本申請在電壓、波長、光功率、AVG各個指數(shù)方面均有優(yōu)勢或持平，整體性能優(yōu)于傳統(tǒng)產(chǎn)品。

以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。