本發(fā)明涉及一種CDM保護電路結(jié)構(gòu)，尤其涉及一種提高射頻電路中，射頻信號輸入端口的CDM保護能力的方法。

背景技術(shù)：

隨著半導(dǎo)體工藝制成的日益先進，芯片規(guī)模越來越大，在工藝加工，運輸，測試，應(yīng)用過程中出現(xiàn)的ESD問題越來越受到重視，特別是大規(guī)模芯片的CDM保護設(shè)計，更是芯片設(shè)計的瓶頸性問題。

在大規(guī)模芯片中，數(shù)字I/O模塊的CDM保護設(shè)計比較容易實現(xiàn)，因為數(shù)字I/O模塊通常使用高壓器件，采用兩級ESD保護電路，并且直接在硅襯底上生產(chǎn)加工，CDM泄放通路比較順暢。但是射頻端口的CDM保護設(shè)計較難，主要原因是：

1)為了提高射頻電路的性能，射頻電路使用低壓器件設(shè)計，低壓器件的失效電壓低；

2)為了保證射頻電路的性能，射頻電路中的信號接收端到射頻端口的阻抗小。

射頻端口的ESD保護電路，一般使用電阻，二極管，三極管，MOS管，可控硅管實現(xiàn)，射頻信號電壓幅值很小(幾十mV)，頻率較高(幾百MHz，或幾GHz)，對ESD保護電路的寄生電容要求很高，一般采用二極管作為ESD保護器件，其電路原理圖如圖1所示，圖1是傳統(tǒng)射頻入端口的ESD保護電路，在HBM事件中，當(dāng)射頻端口對VDD1測試正的ESD脈沖時，泄放通路是正向PD1到VDD1，當(dāng)射頻端口對VSS1測試正的ESD脈沖時，泄放通路是正向PD1到VDD1，VDD1到VSS1的ESD power clamp，當(dāng)射頻端口對VDD1測試負的ESD脈沖時，泄放通路是VDD1到VSS1的ESD power clamp，然后通過正向的ND1，當(dāng)射頻端口對VSS1測試負的ESD脈沖時，泄放通路是正向ND1，PD2和ND2的作用是鉗位A點的電位，使得A點電位小于內(nèi)部電路的失效電壓。

這種結(jié)構(gòu)雖然HBM沒有問題，但是CDM保護效果不好。如圖2所示是傳統(tǒng)射頻輸入端口的ESD保護電路的版圖截面圖，其中ND3是DNW和Psub間的寄生二極管，位于PM下面。ND4是DNW和Psub間的寄生二極管，PD3是PW和DNW間的寄生二極管，ND4和PD3都位于NM下面。當(dāng)襯底充滿正的靜電電荷時，因為NM在DNW中，ND4正向開啟，PD3反向關(guān)閉，沒有直接到射頻端口的通路，NM的柵氧不會損壞。但是PM的NW襯底和DNW連接，PM的gate接隔直電容，ND3正向開啟，隔直電容連接射頻端口，如果隔直電容較大，在CDM事件中等效阻抗較小，PM的gate容易損壞。

技術(shù)實現(xiàn)要素：

本發(fā)明的首要目的，在于提供一種CDM保護電路結(jié)構(gòu)，提高射頻電路中，射頻信號輸入端口的CDM保護能力。

其主要為在第一級ESD保護電路中，使用對電源的雙向低觸發(fā)的ESD保護電路(ESD clamp1)，同時使用對地的雙向低觸發(fā)的ESD保護電路(ESD clamp2)。在第二級ESD保護電路中，使用對電源的雙向低觸發(fā)的ESD保護電路(ESD clamp3)，同時使用對地的雙向低觸發(fā)的ESD保護電路(ESD clamp4)。在CDM事件中，各個節(jié)點間都有ESD泄放通路。

當(dāng)芯片充滿正的靜電電荷，射頻信號輸入端口接地時，靜電電流從芯片內(nèi)部流向射頻信號輸入端口。大部分的靜電電荷通過射頻信號輸入端口和VSS1間的ESD clamp2，VDD1和射頻信號輸入端口間的ESD clamp1泄放，節(jié)點A和VSS2間的ESD clamp4，VDD2和節(jié)點A的ESD clamp3的作用是鉗位A點的電位，使得此電位小于內(nèi)部電路的失效電壓。

當(dāng)芯片充滿負的靜電電荷，射頻信號輸入端口接地時，靜電電流從射頻信號輸入端口流向芯片內(nèi)部。大部分的靜電電荷通過射頻信號輸入端口和VSS1間的ESD clamp2，VDD1和射頻信號輸入端口間的ESD clamp1泄放，節(jié)點A和VSS2間的ESD clamp4，VDD2和節(jié)點A的ESD clamp3的作用是鉗位A點的電位，使得此電位小于內(nèi)部電路的失效電壓。

與現(xiàn)有技術(shù)相比，本發(fā)明有如下優(yōu)點：

在不增加寄生電容的前提下，在CDM事件中，各個節(jié)點間都有ESD泄放通路，提高了射頻電路中，射頻信號輸入端口的CDM保護能力。

附圖說明

下面結(jié)合附圖，對本發(fā)明進行詳細描述

圖1傳統(tǒng)的射頻信號輸入端口的ESD保護電路原理圖；

圖2傳統(tǒng)的射頻信號輸入端口的ESD保護電路的版圖截面圖；

圖3本專利描述的射頻信號輸入端口的ESD保護電路原理圖；

圖4本專利描述的基于二極管的射頻輸入端口的ESD保護電路原理圖；

具體實施方式

為使本發(fā)明的上述目的、特點和優(yōu)點能更明顯易理解，下文特例舉較佳實施例，并配合所附圖示，做詳細說明如下：

由于如圖1所示的傳統(tǒng)射頻電路中，射頻信號輸入端口的ESD保護電路，不能提供一條VDD2到隔直電容，再到射頻信號輸入端口的ESD泄放通路，所以PM的柵氧容易損壞。本實施例提供的方法，提供了這樣一條設(shè)計好的通路，提供了VDD2到隔直電容，再到射頻信號輸入端口的ESD泄放通路。如圖3所示，其中的ESD clamp1不僅有射頻信號輸入端口到VDD1的低阻通路，而且還提供了VDD1到射頻信號輸入端口的低阻通路，其中的ESD clamp3不僅有節(jié)點A到VDD2的低阻通路，而且還提供了VDD2到節(jié)點A的低阻通路。使得VDD1或VDD2上的靜電電荷能夠順暢泄放，保護PM的柵氧。

如圖4所示是本專利描述的基于二極管的射頻輸入端口的ESD保護電路原理圖，在圖1所示的傳統(tǒng)射頻信號輸入端口的ESD保護電路基礎(chǔ)上，增加PD4～PD11，其中ESD clamp1中增加PD5～PD7，ESD clamp2中增加PD4，ESD clamp3中增加PD8～PD10，ESD clamp4中增加PD11。

當(dāng)芯片充滿正的靜電電荷，射頻信號輸入端口接地時，靜電電流從芯片流向射頻信號輸入端口。大部分的靜電電荷通過ESD clamp2中的ND1泄放，小部分的靜電電荷通過ESD clamp1中PD5～PD7泄放。ESD clamp3中的PD8～PD10提供了VDD2到隔直電容的泄放通路，ESD clamp4中的ND2提供了VSS2到隔直電容的泄放通路，它們鉗位了A點的電位，使得此電位小于內(nèi)部電路的失效電壓。

當(dāng)芯片充滿負的靜電電荷，射頻信號輸入端口接地時，靜電電流從射頻信號輸入端口流向芯片。大部分的靜電電荷通過ESD clamp2中的PD4泄放，小部分的靜電電荷通過ESD clamp1中PD1泄放。ESD clamp3中的PD2提供了VDD2到隔直電容的泄放通路，ESD clamp4中的PD11提供了VSS2到隔直電容的泄放通路，它們鉗位了A點的電位，使得此電位小于內(nèi)部電路的失效電壓。

注意，在本文件中使用的任何術(shù)語不應(yīng)當(dāng)被認為限制本發(fā)明的范圍。本領(lǐng)域的技術(shù)人員將理解，本發(fā)明并不限于上述的實施例，并且不脫離由所附權(quán)利要求書定義的本發(fā)明的范圍，可以做出很多修改和增加。