本發(fā)明涉及一種半導體技術，特別涉及具有包含空隙的內連線結構的半導體裝置結構及其形成方法。

背景技術：

半導體集成電路(integratedcircuit，ic)產業(yè)已歷經了快速的成長。集成電路材料及設計的技術的進步造成集成電路世代的產生，每一世代的電路比前一世代更小且更復雜。

在集成電路的發(fā)展過程中，通常增加了功能密度(即，每單位晶片面積所內連接的裝置的數量)，卻降低了幾何尺寸(即，工藝中所能制造出的最小元件)。尺寸縮小所帶來的好處通常包含提高生產效率及降低相關成本。

然而，上述發(fā)展增加了加工及制造集成電路的復雜性。由于結構尺寸持續(xù)縮小，工藝難度也隨之提高。在半導體裝置越來越小的情況下維持半導體裝置的可靠度是現有工藝的挑戰(zhàn)。

技術實現要素：

本公開的一些實施例提供半導體裝置結構的形成方法。半導體裝置結構的形成方法包含在半導體基底上形成介電層。半導體裝置結構的形成方法也包含在介電層內形成開口。介電層的第一部分的介電常數小于介電層圍繞開口的第二部分的介電常數。半導體裝置結構的形成方法還包含在開口內形成導電特征部件。第二部分位于第一部分與導電特征部件之間。再者，半導體裝置結構的形成方法包含將第一部分的上部改質，以增加第一部分的上部的介電常數。半導體裝置結構的形成方法也包含去除第一部分的上部及第二部分。

本公開的一些實施例提供半導體裝置結構的形成方法。半導體裝置結構的形成方法包含在半導體基底上形成介電層。半導體裝置結構的形成方法還包含在介電層內形成第一開口及第二開口。介電層的第一部分圍繞第一開口，且介電層的第二部分圍繞第二開口。第一部分的介電常數及第二部分的介電常數在形成第一開口及第二開口的期間改變。半導體裝置結構的形成方法還包含分別在第一開口及第二開口內形成第一導電特征部件及第二導電特征部件。再者，半導體裝置結構的形成方法包含將介電層位于第一部分與第二部分之間的第三部分改質，以改變第三部分的介電常數。半導體裝置結構的形成方法也包含去除第一部分、第二部分及第三部分，以在第一導電特征部件與第二導電特征部件之間形成空隙。

本公開的一些實施例提供半導體裝置結構。半導體裝置結構包含位于半導體基底上的介電層。半導體裝置結構也包含位于介電層內的第一導電特征部件。介電層的一部分的頂表面與第一導電特征部件的頂表面非共平面。半導體裝置結構還包含位于介電層內的第二導電特征部件。第二導電特征部件從第一導電特征部件的底表面延伸。介電層的該部分通過空隙與第二導電特征部件分離。介電層的該部分與第二導電特征部件之間的距離沿著從第一導電特征部件的頂表面朝向第一導電特征部件的底表面的方向逐漸變小。

本公開的一些實施例的有益效果在于，由本公開提供的方法形成的半導體裝置結構的裝置性能及可靠度可顯著地提升。

附圖說明

圖1a至圖1g為根據一些實施例的半導體裝置結構的制造過程的各個階段的剖面示意圖。

其中，附圖標記說明如下：

100半導體基底

110內層介電層

120導電特征部件

130蝕刻停止層

140介電層

140a、140a’、140b部分

150a、150b、150c、160開口

170a、170b、170c、180導電特征部件

190圖案化掩模層

192改質步驟

194蝕刻工藝

200空隙

210蝕刻停止層

220介電層

d1、d2、d3距離

g1第一部分

g2第二部分

p1第一部分

p2第二部分

s1、s1’、s2、s3頂表面

s4底表面

w1、w2寬度

具體實施方式

以下的公開內容提供許多不同的實施例或范例，以實施本發(fā)明的不同特征。而本說明書以下的公開內容是敘述各個構件及其排列方式的特定范例，以求簡化發(fā)明的說明。當然，這些特定的范例并非用以限定本發(fā)明。例如，若是本說明書以下的公開內容敘述了將一第一特征形成于一第二特征之上或上方，即表示其包含了所形成的上述第一特征與上述第二特征是直接接觸的實施例，也包含了尚可將附加的特征形成于上述第一特征與上述第二特征之間，而使上述第一特征與上述第二特征可能未直接接觸的實施例。另外，本發(fā)明的說明中不同范例可能使用重復的參照符號及/或用字。這些重復符號或用字為了簡化與清晰的目的，并非用以限定各個實施例及/或所述外觀結構之間的關系。

再者，為了方便描述附圖中一元件或特征部件與另一(多)元件或(多)特征部件的關系，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語等。除了附圖所顯示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位于其他方位)，因此方向性用語僅用以說明附圖中的方向。

本公開的一些實施例描述如下。圖1a至圖1g為根據一些實施例的半導體裝置結構的制造過程的各個階段的剖面示意圖?？梢栽趫D1a至圖1g所述的階段之前、期間及/或之后進行額外的步驟。以下描述的某些階段在不同實施例中可替換或省略?？梢栽诎雽w裝置結構內加入額外的特征。以下描述的某些特征在不同實施例中可替換或省略。

如圖1a所示，提供半導體基底100。在一些實施例中，半導體基底100為基體(bulk)半導體基底，例如半導體晶片。舉例來說，半導體基底100為硅晶片。半導體基底100可包含硅或其他半導體元素材料，例如鍺。在一些其他實施例中，半導體基底100包含半導體化合物。半導體化合物可包含硅鍺、砷化鎵、碳化硅、砷化銦、磷化銦、其他適合的半導體化合物、或上述的組合。

在一些實施例中，半導體基底100包含絕緣層上半導體(semiconductor-on-insulator，soi)基底。絕緣層上半導體基底的制作方法可為晶片接合工藝、硅膜轉移(siliconfilmtransfer)工藝、注入氧隔離(separationbyimplantationofoxygen，simox)工藝、其他適用的方法、或上述的組合。

在一些實施例中，多個隔離特征(未示出)形成于半導體基底100內。隔離特征用于定義有源區(qū)，且電性隔離形成于有源區(qū)內的半導體基底100之中及/或半導體基底100上方的各種裝置元件。在一些實施例中，隔離特征包含淺溝槽隔離(shallowtrenchisolation，sti)特征、局部氧化硅(localoxidationofsilicon，locos)特征、其他適合的隔離特征部件、或上述的組合。

可以形成于半導體基底100內的各種裝置元件的范例包含晶體管、二極管、其他適合的元件、或上述的組合。舉例來說，晶體管可為金屬氧化物半導體場效晶體管(metal-oxide-semiconductorfield-effecttransistor，mosfet)、互補型金屬氧化物半導體(complementarymetal-oxide-semiconductor，cmos)晶體管、雙極性接面晶體管(bipolarjunctiontransistor，bjt)、高壓晶體管、高頻晶體管、p型溝道場效晶體管及/或n型溝道場效晶體管(pfet/nfet)等?？蛇M行各種工藝(例如，沉積工藝、蝕刻工藝、離子注入工藝、光刻工藝、退火工藝、平坦化工藝、其他可應用的工藝、或上述的組合)，以形成各種裝置元件。

在一些實施例中，在半導體基底100上形成內連線(interconnection)結構。內連線結構包含內層介電層(interlayerdielectriclayer，ild)110以及多個導電特征部件(包含內層介電層110內的導電特征部件120)。導電特征部件120可以包含導電線、導孔(via)部件及/或導電接觸(contact)部件。在一些實施例中，內層介電層110包含多層介電子層(dielectricsub-layer)。多個導電特征部件(例如，導電接觸部件、導孔部件及導電線)形成于內層介電層110的多層介電子層之中。

在一些實施例中，內層介電層110由氧化硅、氮氧化硅、硼硅酸鹽玻璃(borosilicateglass，bsg)、磷硅酸鹽玻璃(phosphosilicateglass，psg)、硼磷硅酸鹽玻璃(borophosphosilicateglass，bpsg)、摻雜氟的硅酸鹽玻璃(fluoride-dopedsilicateglass，fsg)、多孔介電材料、其他低介電常數(k)的介電材料、或上述的組合所構成。在一些實施例中，導電特征部件120由銅、鋁、金、鈦、鈷、鎢、其他適合的導電材料、或上述的組合所構成。可以使用各種工藝(包含沉積工藝、蝕刻工藝、平坦化工藝或類似的工藝)來形成內層介電層110及導電特征部件120。

之后，在內層介電層110及導電特征部件120上形成一層或多層介電層及多個導電特征部件，以繼續(xù)形成內連線結構。各種裝置元件通過半導體基底100上的內連線結構互相連接而形成集成電路裝置。舉例來說，其中一個導電特征部件120可以通過一些導電特征部件(包含導孔部件、導電線及/或導電接觸部件)而電性連接至形成于半導體基底100內的摻雜區(qū)域。集成電路裝置可包含邏輯裝置、存儲器裝置(例如，靜態(tài)隨機存取存儲器(staticrandomaccessmemories，sram)、射頻(radiofrequency，rf)裝置、輸入/輸出(input/output，i/o)裝置、系統(tǒng)單芯片(system-on-chip，soc)裝置、其他可應用的類型的裝置、或上述的組合。

如圖1a所示，根據一些實施例，在內層介電層110及導電特征部件120上沉積蝕刻停止層130。在后續(xù)用于形成開口的工藝期間，蝕刻停止層130用以保護導電特征部件120不受到破壞。

在一些實施例中，蝕刻停止層130由碳化硅(sic)、碳氮化硅(sicn)、碳氧化硅(sico)、氮化硅(sin)、氮氧化硅(sion)、金屬氧化物、金屬氮化物、其他適合的材料、或上述的組合所構成。在一些實施例中，使用化學氣相沉積(chemicalvapordeposition，cvd)工藝、旋涂(spin-on)工藝、其他適用的工藝、或上述的組合來沉積蝕刻停止層130。本公開的實施例并不限定于此。在一些其他實施例中，不形成蝕刻停止層130。

如圖1a所示，根據一些實施例，在蝕刻停止層130上沉積介電層140。介電層140可以作為金屬層間介電(inter-metaldielectric，imd)層。在一些實施例中，介電層140由低k介電材料所構成。低k介電材料的介電常數比二氧化硅的介電常數更小。舉例來說，低k介電材料的介電常數在大約1.2到大約3.5的范圍內。

隨著半導體裝置的密度增加以及電路元件的尺寸變小，電阻電容(resistancecapacitance，rc)延遲時間對于電路性能的影響越大。使用低k介電材料作為介電層140有助于降低rc延遲。

在一些實施例中，介電層140包括含碳材料。例如，介電層140包含sioc、sicoh、siocn、或上述的組合。在一些實施例中，介電層140由碳摻雜的氧化硅所構成。碳摻雜的氧化硅也可以稱為有機硅酸鹽玻璃(organosilicateglass，osg)或碳-氧化物(c-oxide)。在一些實施例中，碳摻雜的氧化硅包含甲基倍半硅氧烷(methylsilsesquioxane，msq)、氫倍半硅氧烷(hydrogensisesquioxane，hsq)、聚倍半硅氧烷(polysilsesquioxane)、其他適合的材料、或上述的組合。在一些實施例中，使用化學氣相沉積工藝、旋涂工藝、噴涂(spraycoating)工藝、其他可應用的工藝、或上述的組合來沉積介電層140。

之后，在介電層140中形成多個開口。在一些實施例中，開口包含溝槽、通孔(viahole)、或上述的組合。如圖1b所示，根據一些實施例，形成了一些溝槽(例如，開口150a、開口150b及開口150c)以及一些通孔(例如，開口160)。

開口150a橫向地位于開口150b與開口150c之間。開口150a與開口150b彼此分隔距離d1。開口150a與開口150c彼此分隔距離d2。在一些實施例中，距離d1小于距離d2。在一些實施例中，距離d1在大約1nm到大約30nm的范圍內。

可以對本公開的實施例進行許多更動及/或修改。在一些其他實施例中，距離d1大致上等于距離d2。

在一些實施例中，介電層140為單一膜層，而且沒有蝕刻停止層襯于開口150a、開口150b及開口150c的底表面處。

在一些實施例中，開口150a及開口160彼此連接，且一起穿透介電層140。在一些實施例中，開口160從開口150a的底表面延伸。在一些實施例中，開口160暴露出蝕刻停止層130的一部分。在一些其他實施例中，開口160暴露出其中一個導電特征部件120。

如圖1b所示，根據一些實施例，從剖面(橫截面)視角來看，開口150a比開口160寬。前述剖面視角可以沿著垂直于半導體基底100的主表面的平面而取得。在一些其他實施例中，從剖面視角來看，開口150a及開口160具有大致上相同的寬度。

在一些實施例中，使用多次光刻工藝及蝕刻工藝形成開口150a、開口150b、開口150c及開口160。在一些實施例中，在形成開口150a、開口150b及開口150c之前形成開口160。舉例來說，使用“先通孔(viafirst)”工藝形成開口150a、開口150b、開口150c及開口160。在一些其他實施例中，在形成開口160之前形成開口150a、開口150b及開口150c。舉例來說，使用“先溝槽(trenchfirst)”工藝形成開口150a、開口150b、開口150c及開口160。

如圖1b所示，根據一些實施例，多個部分140a及部分140b形成于介電層140內。部分140a位于某些密集的開口之間，而部分140b位于某些稀疏的開口之間。在一些實施例中，部分140a圍繞某些密集的開口，且部分140b圍繞某些稀疏的開口。舉例來說，一個或某些部分140a位于具有距離d1的區(qū)域內，且位于開口150a與開口150b之間。一個或某些部分140b位于具有距離d2的區(qū)域內，且位于開口150a與開口150c之間。

在一些實施例中，部分140a的介電常數與介電層140鄰接部分140a的第一部分p1的介電常數不同。在一些實施例中，部分140b的介電常數與介電層140鄰接部分140b的第二部分p2的介電常數不同。舉例來說，部分140a及部分140b的介電常數大于第一部分p1及第二部分p2的介電常數。

可以使用光譜儀(spectrometer)觀察部分140a與第一部分p1之間的界面以及部分140b與第二部分p2之間的界面。這些界面在附圖中以虛線繪示。在一些實施例中，光譜儀為電子能量損失光譜儀(electronenergylossspectrometer，eels)或其他適合的光譜儀。

在一些實施例中，第一部分p1及第二部分p2包括含碳介電材料。第一部分p1及第二部分p2的含碳介電材料可以包含siocx(0<x≤2)、sicxoh(0<x≤3)、siocxn(0<x≤1)、其他適合的介電材料、或上述的組合。

在一些實施例中，部分140a及部分140b包括含碳介電材料。在一些實施例中，部分140a及部分140b的碳濃度不同于第一部分p1及第二部分p2的碳濃度。例如，部分140a及部分140b的碳濃度小于第一部分p1及第二部分p2的碳濃度?？梢允褂霉庾V儀(例如，電子能量損失光譜儀)測量碳濃度。在一些實施例中，部分140a及部分140b的含碳介電材料包含siocx-y(0<y≤x)、sicx-yoh(0<y<x)、siocx-yn(0<y<x)、其他適合的介電材料、或上述的組合。

在一些實施例中，開口150a與開口150b之間的多個部分140a互相連接。結果，第一部分p1的頂表面s1被部分140a所覆蓋。在一些實施例中，頂表面s1與第二部分p2的頂表面s2非共平面，如圖1b所示。

本公開的實施例并不限定于此。在一些其他實施例中，開口150a與開口150b之間的某些部分140a彼此分離。結果，第一部分p1的頂表面s1與第二部分p2的頂表面s2大致上共平面。

在一些實施例中，開口150a與開口150c之間的部分140b通過第二部分p2彼此分離。在一些其他實施例中，開口150a與開口150c之間的部分140b互相連接。

在一些實施例中，開口150a的側壁及底表面襯有其中一個部分140a及其中一個部分140b(即，其中一個部分140a及其中一個部分140b構成開口150a的側壁及底表面)。在一些實施例中，其中一個部分140a及其中一個部分140b更進一步沿著開口160的側壁延伸。在一些實施例中，其中一個部分140a及其中一個部分140b共同連續(xù)地圍繞開口150a及開口160。

在一些實施例中，開口150b的側壁襯有某些部分140a。在一些實施例中，開口150b的底表面大致上不被部分140a所包圍。在一些其他實施例中，開口150b的底表面稍微襯有某些部分140a(即，開口150b的底表面由部分140b及某些部分140a所構成)。在一些實施例中，某些部分140b連續(xù)地圍繞開口150c的側壁及底表面。

在一些實施例中，介電層140的一些表面部分經由開口150a、開口150b、開口150c及開口160而暴露出來，且被改質并轉變?yōu)椴糠?40a及部分140b。因此，部分140a及部分140b從介電層140暴露出的表面朝向介電層140的內部延伸。在一些實施例中，介電層140的一些表面部分經由開口150a、開口150b、開口150c及開口160露出且被破壞而轉變?yōu)椴糠?40a及部分140b。

在一些實施例中，部分140a及部分140b在形成開口150a、開口150b、開口150c及開口160的期間形成，或是通過進行其他適合的工藝所形成。在一些實施例中，部分140a及部分140b的形成由于用來形成開口150a、開口150b、開口150c及開口160的一次或多次蝕刻工藝的緣故。在一些實施例中，部分140a及部分140b的形成由于去除形成開口150a、開口150b、開口150c及開口160的一次或多次蝕刻工藝中所使用的一個或多個掩模層的緣故。

在一些實施例中，部分140a及部分140b的形成由于蝕刻工藝及掩模層的去除。在一些實施例中，蝕刻工藝及/或掩模層的去除包含進行涉及等離子體的工藝。

在一些實施例中，介電層140暴露出的表面部分的介電常數在形成開口150a、開口150b、開口150c及開口160的期間改變。在一些實施例中，介電層140暴露出的表面部分的介電常數在形成部分140a及部分140b之后增加。因此，部分140a或部分140b的介電常數大于第一部分p1或第二部分p2的介電常數。

在一些實施例中，介電層140暴露出的表面部分的碳濃度在形成開口150a、開口150b、開口150c及開口160的期間改變。在一些實施例中，介電層140暴露出的表面部分的碳濃度在形成開口150a、開口150b、開口150c及開口160的期間降低。因此，部分140a及部分140b的碳濃度小于第一部分p1及第二部分p2的碳濃度。

如圖1c所示，根據一些實施例，去除從開口160暴露出的蝕刻停止層130的一部分。如此一來，其中一個導電特征部件120從開口160局部地露出。

之后，根據一些實施例，在介電層140的開口內形成導電特征部件。在一些實施例中，導電特征部件包含導電線、導孔或上述的組合。導電線形成于溝槽內，且導孔形成于通孔內。形成于介電層140的開口內的每一導電特征部件電性連接到其中一個導電特征部件120。

如圖1c所示，形成一些導電線(例如，導電特征部件170a、導電特征部件170b及導電特征部件170c)以及一些導孔(例如，導電特征部件180)。導電特征部件170a、導電特征部件170b及導電特征部件170c分別形成于開口150a、開口150b及開口150c內。導電特征部件180形成于開口160內，且電性連接到其中一個導電特征部件120。

導電特征部件170a、導電特征部件170b及導電特征部件170c的其中一者或每一者具有寬度w1。在一些實施例中，寬度w1大致上等于導電特征部件170a與導電特征部件170b之間的距離d1。在一些其他實施例中，寬度w1小于距離d1。在一些其他實施例中，寬度w1大于距離d1。在一些實施例中，寬度w1可稱為最小線寬。在一些實施例中，距離d1大致上等于最小線寬。在一些實施例中，導電特征部件170a與導電特征部件170b之間的距離d2大于最小線寬。

導電特征部件170a具有頂表面s3及底表面s4。導電特征部件180從底表面s4延伸到其中一個導電特征部件120。在一些實施例中，頂表面s3與介電層140的第一部分p1的頂表面s1非共平面。在一些實施例中，頂表面s1低于頂表面s3且高于底表面s4。在一些實施例中，頂表面s3比底表面s4更靠近頂表面s1。在一些實施例中，頂表面s3與介電層140的第二部分p2的頂表面s2大致上共平面。

在一些實施例中，其中一個部分140a及其中一個部分140b沿著從導電特征部件170a的頂表面s3朝向導電特征部件170a的底表面s4的方向逐漸變窄。在一些實施例中，其中一個部分140a及其中一個部分140b沿著從導電特征部件180的頂表面朝向導電特征部件180的底表面的方向逐漸變窄。在一些實施例中，其中一個部分140a及其中一個部分140b沿著從導電特征部件170a的頂表面s3朝向導電特征部件180的底表面的方向逐漸變窄。

在一些實施例中，導電特征部件170a與部分140a及部分140b直接接觸，且導電特征部件180與部分140a及部分140b直接接觸。在一些實施例中，導電特征部件170b與部分140a直接接觸。在一些實施例中，導電特征部件170c與部分140b直接接觸。

本公開的實施例并不限定于此。在一些其他實施例中，導電特征部件170a、導電特征部件170b及導電特征部件180的其中一個或多個不直接接觸部分140a。在一些其他實施例中，導電特征部件170a、導電特征部件170c及導電特征部件180的其中一個或多個不直接接觸部分140b。

在一些實施例中，其中一個部分140a夾設于介電層140的第一部分p1與導電特征部件170a或導電特征部件170b之間。在一些實施例中，其中一個部分140b夾設于介電層140的第二部分p2與導電特征部件170a或導電特征部件170c之間。

在一些實施例中，導電特征部件170a、導電特征部件170b、導電特征部件170c及導電特征部件180由銅、鋁、鎢、鈦、鎳、金、鉑、銀、其他適合的材料、或上述的組合所構成。導電特征部件170a、導電特征部件170b、導電特征部件170c及導電特征部件180的每一者可以是單層或具有多層堆迭層。

在一些實施例中，在介電層140上沉積一層或多層導電材料層，以填充開口150a、開口150b、開口150c及開口160。在一些實施例中，使用電鍍工藝、物理氣相沉積(physicalvapordeposition，pvd)工藝、化學氣相沉積工藝、無電鍍工藝、其他適用的工藝、或上述的組合來沉積一層或多層導電材料層。

之后，使用平坦化工藝來去除開口150a、開口150b、開口150c及開口160之外的導電材料層。平坦化工藝可以包含化學機械研磨(chemicalmechanicalpolishing，cmp)工藝、干式研磨(drypolishing)工藝、研磨(grinding)工藝、蝕刻工藝、其他適用的工藝、或上述的組合。如此一來，開口150a、開口150b及開口150c內的導電材料層的剩余部分形成導電特征部件170a、導電特征部件170b及導電特征部件170c，而開口160內的導電材料層的剩余部分形成導電特征部件180。

在一些其他實施例中，在沉積導電材料層之前，在介電層140上以及開口150a、開口150b、開口150c及開口160的側壁及底表面上形成阻擋層(未示出)。舉例來說，阻擋層順應性地沉積于介電層140上及以及開口150a、開口150b、開口150c及開口160內。在用于形成導電特征部件170a、導電特征部件170b、導電特征部件170c及導電特征部件180的平坦化工藝之后，也去除了位于介電層140的頂表面上的阻擋層。如此一來，導電特征部件170a、導電特征部件170b、導電特征部件170c及導電特征部件180通過阻擋層與部分140a及部分140b分離。

阻擋層可以防止導電特征部件170a、導電特征部件170b、導電特征部件170c及導電特征部件180的金屬材料擴散至介電層內。在一些實施例中，阻擋層包含多層子層，子層可包含膠層(未示出)。膠層可以用于改善阻擋層及后續(xù)形成的膜層之間的附著性。

在一些實施例中，阻擋層由氮化鉭、氮化鈦、氮化鎢、其他適合的材料、或上述的組合所構成。膠層可以由鉭、鈦、其他適合的材料、或上述的組合所構成。在一些實施例中，使用物理氣相沉積工藝、化學氣相沉積工藝、其他適用的工藝、或上述的組合來沉積阻擋層?？梢詫Ρ竟_的實施例進行許多更動及/或修改。在一些其他實施例中，不形成阻擋層。

如圖1d所示，根據一些實施例，在介電層140上形成圖案化掩模層190。圖案化掩模層190用于輔助后續(xù)的工藝。

在一些實施例中，圖案化掩模層190具有開口，開口暴露出密集的導電特征部件所在的區(qū)域，而稀疏的導電特征部件所在的區(qū)域則被圖案化掩模層190所覆蓋。舉例來搓，導電特征部件170a與導電特征部件170b之間的區(qū)域從圖案化掩模層190的開口暴露出來，而導電特征部件170a與導電特征部件170c之間的區(qū)域被圖案化掩模層190所覆蓋。因此，部分140a從圖案化掩模層190的開口暴露出來，而部分140b被圖案化掩模層190所覆蓋。

可以對本公開的實施例進行許多更動及/或修改。在一些其他實施例中，密集的導電特征部件所在的區(qū)域以及某些稀疏的導電特征部件所在的區(qū)域從圖案化掩模層190的開口露出。其他稀疏的導電特征部件所在的另一區(qū)域被圖案化掩模層190所覆蓋。

在一些實施例中，導電特征部件170a被圖案化掩模層190覆蓋。較接近導電特征部件170a的導電特征部件170b從圖案化掩模層190的開口露出，而較遠離導電特征部件170c的導電特征部件特征170a被圖案化掩模層190覆蓋。在一些其他實施例中，導電特征部件170b也被圖案化掩模層190覆蓋。因此，可以防止導電特征部件170b在后續(xù)工藝期間損壞。

可以對本公開的實施例進行許多更動及/或修改。在一些其他實施例中，導電特征部件170a從圖案化掩模層190的開口露出。導電特征部件170a與導電特征部件170c之間的其中一個或多個部分140b也從圖案化掩模層190的開口露出。

在一些實施例中，圖案化掩模層190是圖案化光致抗蝕劑層。例如，在介電層140上沉積光致抗蝕劑層。之后，通過一次或多次光刻工藝對光致抗蝕劑層進行圖案化。如此一來，即形成圖案化掩模層190。

在一些其他實施例中，圖案化掩模層190由氧化硅、氮化硅、其他適合的材料、或上述的組合所構成。舉例來說，在介電層140上沉積掩模材料層。使用圖案化的光致抗蝕劑作為蝕刻掩模，以將掩模材料層圖案化。之后，使用一次或多次蝕刻工藝將圖案化的光致抗蝕劑的圖案轉移到掩模材料層。如此一來，即形成圖案化掩模層190。然后，移除圖案化的光致抗蝕劑。

如圖1d所示，根據一些實施例，進行改質步驟192，將介電層140的第一部分p1的上部改質。結果，根據一些實施例，被改質的第一部分p1的上部及部分140a共同形成部分140a’，如圖1e所示。

在一些實施例中，導電特征部件170a與導電特征部件170c之間的介電層140的第二部分p2被圖案化掩模層190覆蓋，且未被改質，如圖1d及圖1e所示。本公開的實施例并不限定于此。在一些其他實施例中，第二部分p2從圖案化掩模層190的開口露出并被改質。

在一些實施例中，第一部分p1的下部通過部分140a’的局部與導電特征部件180分離，如圖1e所示。在一些實施例中，第一部分p1的下部與導電特征部件180之間的距離d3沿著從頂表面s3朝向底表面s4的方向逐漸變小。

如圖1d及圖1e所示，根據一些實施例，未改質的第一部分p1的剩余部分的頂表面s1’低于改質之前的第一部分p1的頂表面s1。頂表面s1’可以是平坦的表面、包含凹部或凸部的不平坦表面、彎曲表面、或具有其他可能輪廓的表面?？梢允褂霉庾V儀(例如，eels)觀察部分140a’與第一部分p1之間的界面。

在一些實施例中，導電特征部件170a的底表面s4比導電特征部件170a的頂表面s3更接近頂表面s1’，如圖1e所示。在一些實施例中，頂表面s1’低于頂表面s3且高于底表面s4。在一些其他實施例中，頂表面s1’與底表面s4大致上共平面。

在一些實施例中，第一部分p1的上部被改質(改性)而變成可以被后續(xù)的蝕刻工藝所使用的蝕刻劑移除。在一些實施例中，第一部分p1的上部被改質為具有與第一部分p1的下部(即，未被改質的第一部分p1的剩余部分)不同的介電常數。舉例來說，第一部分p1的上部的介電常數變得大于第一部分p1的下部的介電常數。在一些實施例中，在進行改質步驟192之后，第一部分p1的上部的介電常數大致上等于部分140a及部分140b的介電常數。

在一些實施例中，第一部分p1的上部的碳濃度由于改質步驟192而改變。在一些實施例中，第一部分p1的上部被氧化。結果，第一部分p1的上部的碳濃度變得小于第一部分p1的下部的碳濃度。

在一些實施例中，改質步驟192為不涉及離子轟擊的離子處理及/或不涉及離子轟擊的涉及等離子體的工藝。在一些實施例中，改質步驟192包括進行含氧等離子體工藝、或其他適合的工藝。在一些實施例中，在改質步驟192中使用的反應氣體包含氧氣、氮氧化物、其他適合的含氧氣體、或上述的組合。在一些實施例中，用于進行改質步驟192的操作功率在大約10w到大約150w的范圍內。

在一些實施例中，可以微調改質步驟192的工藝條件，以改質第一部分p1的上部。如此一來，部分140a及第一部分p1大致上不被去除。

在一些實施例中，進行遠端等離子體(remoteplasma)工藝，以在介電層140及圖案化掩模層190上提供等離子體。部分140a及第一部分p1不直接暴露于等離子體。如此一來，部分140a及第一部分p1在改質步驟192期間大致上不被移除，而由于采用遠端等離子體工藝的緣故，也可以防止導電特征部件170a及導電特征部件170b受到破壞。

在一些實施例中，第一部分p1的上部內的碳在改質步驟192期間被局部地清除。舉例來說，第一部分p1的上部內的碳被含氧等離子體、其他適合的離子、或上述的組合中的氧離子局部地拉出或消耗。因此，在進行改質步驟192之后，第一部分p1的上部的碳濃度減少。

在一些實施例中，第一部分p1的上部變成碳缺乏(carbon-deficient)的介電材料，而第一部分p1的下部仍由碳充分(carbon-sufficient)的介電材料所構成。碳缺乏的介電材料可以包含siocx-z(0<z<x)、sicx-zoh(0<z<x)、siocx-zn(0<z<x)、或上述的組合。第一部分p1的上部的碳濃度可以大致上等于或不同于部分140a及部分140b的碳濃度。

在一些實施例中，導電特征部件170b的頂表面從圖案化掩模層190的開口露出，如圖1d及圖1e所示。導電特征部件170b的頂表面可以在改質步驟192期間被氧化。在一些實施例中，在導電特征部件170b上進行清洗處理。在一些實施例中，使用溶液去除導電特征部件170b的頂表面的氧化部分。在一些實施例中，溶液的ph值在大約7至大約9的范圍內。

如圖1f所示，根據一些實施例，去除介電層140的部分140a’。如此一來，沒有被改質步驟192所改質的第一部分p1的剩余部分被暴露出來。在一些實施例中，在導電特征部件170a與導電特征部件170b之間僅留下一小部分的介電層140。在一些其他實施例中，在導電特征部件170a與導電特征部件170b之間大致上沒有留下介電層140。

如圖1f所示，根據一些實施例，導電特征部件170a、導電特征部件170b、導電特征部件180以及第一部分p1的剩余部分共同圍繞包含空隙(gap)200的一個或多個空隙。空隙200用于在導電特征部件170a與導電特征部件170b之間提供進一步的電性隔離。在一些實施例中，空隙200為空氣間隙。

如圖1f所示，根據一些實施例，空隙200具有第一部分g1及第二部分g2。在一些實施例中，第一部分g1的寬度w2大致上等于導電特征部件170a與導電特征部件170b之間的距離d1。在一些實施例中，第一部分g1不比導電特征部件170a及導電特征部件170b厚。在一些實施例中，從平面(上視)視角來看，第一部分g1沿著導電特征部件170a及導電特征部件170b延伸且環(huán)繞導電特征部件170a及導電特征部件170b。前述平面視角可以沿著平行于半導體基底100的主表面的平面而取得。

在一些實施例中，第二部分g2與第一部分g1連通，且第二部分g2沿著導電特征部件180從第一部分g1縱向地延伸。在一些實施例中，第二部分g2比第一部分g1窄(第二部分g2的寬度小于第一部分g1的寬度)。在一些實施例中，第二部分g2沿著從頂表面s3朝向底表面s4的方向逐漸變窄。在一些其他實施例中，部分140a’的一小部分留在介電層140的第一部分p1與導電特征部件180之間。

如圖1f所示，根據一些實施例，在介電層140及圖案化掩模層190上進行蝕刻工藝194，以移除部分140a’。之后，去除圖案化掩模層190。在一些實施例中，蝕刻工藝194是干蝕刻工藝，例如等向性(isotropic)蝕刻工藝。

根據一些實施例，在蝕刻工藝194中使用氣體/蒸氣(vapor)作為蝕刻劑。在一些實施例中，前述氣體包括含有hf的氣體、其他適合的氣體、或上述的組合。在一些實施例中，前述氣體大致上不與導電特征部件170a及導電特征部件170b產生反應。因此，可防止導電特征部件170a及導電特征部件170b的側壁在移除部分140a’的期間被轟擊及損壞。

在一些實施例中，具有較高介電常數的介電材料可以被氣體去除，而具有較低介電常數的介電材料大致上不能被氣體去除。在一些實施例中，碳缺乏的介電材料可以被氣體去除，而碳充分的介電材料大致上不能被氣體去除。

在一些實施例中，相較于沒有被改質步驟192所改質的第一部分p1的剩余部分，部分140a’較容易受到氣體的影響。在一些實施例中，氣體具有足夠高的蝕刻選擇比(部分140a’相對于第一部分p1的未改質部分)。因此，氣體選擇性地移除部分140a’，而大致上不與第一部分p1的剩余部分反應。

在一些實施例中，介電層140的部分140b被圖案化掩模層190覆蓋。部分140b未被改質及移除。因此，在導電特征部件170a與導電特征部件170c之間的介電層140中沒有空隙，例如空氣間隙。因此，導電特征部件170a與導電特征部件170c之間的介電層140可提供平坦的表面。介電層140也具有足夠的結構強度，以支撐后續(xù)形成于介電層140上的膜層及特征部件。

本公開的實施例并不限定于此。在一些其他實施例中，其中一個或多個部分140b從圖案化掩模層190的開口露出。之后，去除露出的部分140b，例如通過進行蝕刻工藝去除部分140b。如此一來，在介電層140內形成更多的空隙，例如空氣間隙，進而在多個導電特征部件之間提供更強的電性隔離效果。

可以對本公開的實施例進行許多更動及/或修改。在一些其他實施例中，第一部分p1的上部未被改質，且沒有形成部分140a’。在一些實施例中，通過使用氣體作為蝕刻劑的蝕刻工藝直接去除圖1c所示的部分140a。在一些實施例中，圖1c所示的部分140b也被直接去除。

在一些情況下，通過進行等離子體工藝在介電層內形成空隙。圍繞空隙的介電層的某些部分可能在等離子體工藝期間被離子轟擊。因此，難以控制空隙的輪廓及尺寸，且具有空隙的介電層可能不足以支撐由空隙所圍繞的導電特征部件。

根據一些實施例，可以微調改質步驟192的工藝條件，以調整部分140a’的輪廓及尺寸。后續(xù)通過移除部分140a’而形成空隙200。因此，能夠確?？障?00的尺寸可以盡可能擴大，但空隙200的第一部分g1不會比導電特征部件170a及導電特征部件170b厚。如此一來，由于放大的空隙200的緣故，減輕了導電線之間的寄生電容。而且，導電特征部件170a及導電特征部件170b可以被介電層140充分地支撐。

如圖1g所示，根據一些實施例，在介電層140、導電特征部件170a、導電特征部件170b及導電特征部件170c上沉積蝕刻停止層210。在一些實施例中，蝕刻停止層210覆蓋空隙200而不填入空隙200。在一些其他實施例中，蝕刻停止層210覆蓋空隙200，且稍微延伸至空隙200內而未完全填滿空隙200。

本公開的實施例并不限定于此。在一些其他實施例中，蝕刻停止層210沿著空隙200的側壁及底表面順應性地延伸，而未完全填充空隙200。在一些實施例中，在空隙200內順應性地延伸的蝕刻停止層210沒有密封住空隙200。在一些其他實施例中，空隙200被蝕刻停止層210密封?？障?00可以連續(xù)地且完全地被蝕刻停止層210所環(huán)繞。

蝕刻停止層210的材料及/或形成方法類似或相同于蝕刻停止層130的材料及/或形成方法。然而，可對本公開的實施例進行許多更動及/或修改。在一些其他實施例中，不形成蝕刻停止層210。

如圖1g所示，根據一些實施例，在蝕刻停止層210上方沉積介電層220。在一些實施例中，介電層220覆蓋空隙200而不填充空隙200。在一些其他實施例中，介電層220覆蓋空隙200，且稍微延伸至空隙200內而未完全填滿空隙200。介電層220的材料及/或形成方法類似或相同于介電層140的材料及/或形成方法。

在一些實施例中，部分140a、部分140a’或部分140b的介電常數大于介電層220的介電常數。在一些實施例中，部分140a、部分140a’或部分140b的碳濃度或碳含量小于介電層220的碳濃度或碳含量。

在一些實施例中，圖1b至圖1g所示的工藝可以重復進行一次或多次，以形成一層或多層介電層及多個導電特征部件。如此一來，即在半導體基底100上形成包含多層介電層及多個導電特征部件的內連線結構。

本公開的實施例提供了一種半導體裝置結構的形成方法。在多個導電特征部件之間的介電層具有第一部分及第二部分。第一部分圍繞其中一個導電特征部件，且第一部分具有與第二部分不同的介電常數或碳濃度。之后，對第二部分進行改質，以改變其介電常數或碳濃度。接著，通過使用氣體進行蝕刻工藝而去除第一部分及第二部分，以在多個導電特征部件之間形成空隙。如此一來，能夠防止導電特征部件的側壁在形成空隙的期間被破壞，且由于第二部分被改質(改性)而變得能被氣體移除，所以空隙的尺寸增大，結果減輕或消除了多個導電特征部件之間的寄生電容。因此，半導體裝置結構的rc延遲大幅地降低。

可以微調改質步驟，以精確地調整后續(xù)形成的空隙的尺寸及輪廓。而且，改質步驟在介電層上選擇性地進行，可以確保具有空隙的介電層能夠為介電層上的導電特征部件、其他膜層及其他特征部件提供足夠的支撐。如此一來，擴大了空隙而不會嚴重降低介電層的機械強度。因此，半導體裝置結構的裝置性能及可靠度顯著地提升。

在一些實施例中，圖1a至圖1g所示的形成方法用于在半導體裝置結構的內連線結構中的雙鑲嵌(dualdamascene)結構之間形成空隙?？梢詫Ρ竟_的實施例進行許多更動及/或修改。在一些其他實施例中，本公開所描述的形成方法可以應用于在半導體裝置結構的內連線結構中的單鑲嵌(singledamascene)結構之間形成空隙。

本公開的實施例并不限定于此。在一些其他實施例中，本公開所描述的形成方法可以應用于在介電層內形成任何適合的開口。

本公開的一些實施例提供半導體裝置結構的形成方法。半導體裝置結構的形成方法包含在半導體基底上形成介電層。半導體裝置結構的形成方法也包含在介電層內形成開口。介電層的第一部分的介電常數小于介電層圍繞開口的第二部分的介電常數。半導體裝置結構的形成方法還包含在開口內形成導電特征部件。第二部分位于第一部分與導電特征部件之間。再者，半導體裝置結構的形成方法包含將第一部分的上部改質，以增加第一部分的上部的介電常數。半導體裝置結構的形成方法也包含去除第一部分的上部及第二部分。

在一些實施例中，介電層的第一部分包含碳，且通過局部地去除第一部分的上部內的碳，將第一部分的上部改質。

在一些實施例中，第二部分位于第一部分的下部與導電特征部件之間，且使用蒸氣去除第一部分的上部及第二部分，而第一部分的下部大致上不被蒸氣所去除。

在一些實施例中，半導體裝置結構的形成方法更包含在改質之前，在介電層及導電特征部件上形成掩模層。第一部分及第二部分從掩模層暴露出來。

在一些實施例中，在改質之前，第一部分的上部的介電常數小于介電層的第三部分的介電常數。第三部分與導電特征部件相鄰且被掩模層所覆蓋。

在一些實施例中，半導體裝置結構的形成方法更包含在介電層及導電特征部件上形成第二介電層。第一部分的上部的介電常數在改質之后大于第二介電層的介電常數。

本公開的一些實施例提供半導體裝置結構的形成方法。半導體裝置結構的形成方法包含在半導體基底上形成介電層。半導體裝置結構的形成方法也包含在介電層內形成第一開口及第二開口。介電層的第一部分圍繞第一開口，且介電層的第二部分圍繞第二開口。第一部分的介電常數及第二部分的介電常數在形成第一開口及第二開口的期間改變。半導體裝置結構的形成方法還包含分別在第一開口及第二開口內形成第一導電特征部件及第二導電特征部件。再者，半導體裝置結構的形成方法包含將介電層位于第一部分與第二部分之間的第三部分改質，以改變第三部分的介電常數。半導體裝置結構的形成方法也包含去除第一部分、第二部分及第三部分，以在第一導電特征部件與第二導電特征部件之間形成空隙。

在一些實施例中，第一部分的介電常數及第二部分的介電常數在形成第一開口及第二開口的期間增加。

在一些實施例中，第三部分的介電常數在改質期間增加。

在一些實施例中，改質前的第三部分的介電常數小于第一部分的介電常數及第二部分的介電常數。

在一些實施例中，改質后的第三部分的介電常數大致上等于第一部分的介電常數及第二部分的介電常數。

在一些實施例中，將第三部分改質的步驟包含在第一部分、第二部分及第三部分上進行含氧等離子體工藝。

本公開的一些實施例提供半導體裝置結構。半導體裝置結構包含位于半導體基底上的介電層。半導體裝置結構也包含位于介電層內的第一導電特征部件。介電層的一部分的頂表面與第一導電特征部件的頂表面非共平面。半導體裝置結構還包含位于介電層內的第二導電特征部件。第二導電特征部件從第一導電特征部件的底表面延伸。介電層的該部分通過空隙與第二導電特征部件分離。介電層的該部分與第二導電特征部件之間的距離沿著從第一導電特征部件的頂表面朝向第一導電特征部件的底表面的方向逐漸變小。

在一些實施例中，介電層的該部分的頂表面低于第一導電特征部件的頂表面，且高于第一導電特征部件的底表面。

在一些實施例中，半導體裝置結構更包含位于介電層內的第三導電特征部件。第三導電特征部件、介電層的該部分、第一導電特征部件及第二導電特征部件共同圍繞出空隙。

在一些實施例中，空隙的一部分的寬度大致上等于第一導電特征部件與第三導電特征部件之間的距離。

在一些實施例中，空隙的第二部分從空隙的第一部分沿著第二導電特征部件延伸，且空隙的第二部分從比空隙的第一部分窄。

在一些實施例中，第二導電特征部件位于介電層的該部分與介電層的第二部分之間，且介電層的該部分的介電常數小于介電層的第二部分的介電常數。

在一些實施例中，半導體裝置結構更包含位于介電層內的第三導電特征部件及第四導電特征部件。介電層的該部分位于第一導電特征部件與第三導電特征部件之間，且第一導電特征部件位于第三導電特征部件與第四導電特征部件之間。第一導電特征部件與第三導電特征部件之間的距離小于第一導電特征部件與第四導電特征部件之間的距離。

在一些實施例中，介電層的第二部分位于第一導電特征部件與第四導電特征部件之間，且第二部分的頂表面與介電層的該部分的頂表面非共平面。

以上概略說明了本公開數個實施例的特征，使本領域技術人員對于本公開可更為容易理解。任何本領域技術人員應了解到本說明書可輕易作為其他結構或工藝的變更或設計基礎，以進行相同于本公開實施例的目的及/或獲得相同的優(yōu)點。任何本領域技術人員也可理解與上述等同的結構或工藝并未脫離本公開的精神及保護范圍內，且可在不脫離本公開的精神及范圍內，當可作更動、替代與潤飾。