本發(fā)明的實施例涉及集成電路器件，更具體地，涉及用于半導(dǎo)體中段制程(MEOL)工藝的方法和結(jié)構(gòu)。

背景技術(shù)：

半導(dǎo)體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了快速增長。IC材料和設(shè)計中的技術(shù)進(jìn)步已經(jīng)產(chǎn)生了多代IC，其中，每一代都比上一代具有更小和更復(fù)雜的電路。在IC演化過程中，功能密度(即，每芯片面積的互連器件的數(shù)量)已經(jīng)普遍增大，而幾何尺寸(即，可以使用制造工藝產(chǎn)生的最小組件(或線))已經(jīng)減小。這種按比例縮小工藝通常通過提高生產(chǎn)效率和降低相關(guān)成本來提供益處。這種按比例縮小也已經(jīng)增加了處理和制造IC的復(fù)雜性。為了實現(xiàn)這些進(jìn)步，需要IC工藝和制造中的類似發(fā)展。

例如，在中段制程(MEOL)工藝中，典型的是在具有密集通孔的一些區(qū)中和具有隔離通孔的一些區(qū)中蝕刻柵極導(dǎo)通孔。當(dāng)部分地蝕刻通孔時，難以控制密集通孔區(qū)和隔離通孔區(qū)中的通孔蝕刻深度。因此，通孔深度因區(qū)不同而變化。通孔深度變化可以引起隨后的制造中的問題。例如，當(dāng)在之后的步驟中形成柵極接觸件和源極/漏極(S/D)接觸件時，可能引起泄漏問題。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施例提供了一種形成半導(dǎo)體器件的方法，所述方法包括：提供前體，所述前體包括：襯底，具有第一區(qū)域和第二區(qū)域，其中，所述第一區(qū)域包括絕緣體并且所述第二區(qū)域包括晶體管的源極區(qū)域、漏極區(qū)域和溝道區(qū)域；第一柵極堆疊件和第二柵極堆疊件，位于所述絕緣體上方；第三柵極堆疊件，位于所述溝道區(qū)域上方；和第一介電層，位于所述第一柵極堆疊件、所述第二柵極堆疊件和所述第三柵極堆疊件上方；使所述第一介電層部分地凹進(jìn)；在凹進(jìn)的第一介電層上方形成第二介電層；以及在所述第二介電層上方形成接觸蝕刻停止(CES)層。

本發(fā)明的另一實施例提供了一種形成半導(dǎo)體器件的方法，所述方法包括：提供前體，所述前體包括：襯底，具有第一區(qū)域；第一柵極堆疊件和第二柵極堆疊件，位于所述第一區(qū)域上方；和第一介電層，位于所述第一柵極堆疊件和所述第二柵極堆疊件上方；使所述第一介電層部分地凹進(jìn)；在凹進(jìn)的第一介電層上方形成第二介電層；在所述第二介電層上方形成圖案化層；在所述第二柵極堆疊件上方的所述圖案化層中蝕刻孔洞；通過所述孔洞蝕刻所述第二介電層的第一部分以暴露所述凹進(jìn)的第一介電層的第一部分；去除所述第一區(qū)域上方的所述圖案化層；以及蝕刻所述凹進(jìn)的第一介電層的所述第一部分以暴露所述第二柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層的第二部分和所述第二介電層的第二部分覆蓋。

本發(fā)明的又一實施例提供了一種半導(dǎo)體器件，包括：襯底，具有第一區(qū)域和第二區(qū)域，其中，所述第一區(qū)域包括絕緣體并且所述第二區(qū)域包括晶體管的源極區(qū)域、漏極區(qū)域和溝道區(qū)域；第一柵極堆疊件和第二柵極堆疊件，位于所述絕緣體上方；第三柵極堆疊件，位于所述溝道區(qū)域上方；第一介電層，位于所述第一柵極堆疊件、所述第二柵極堆疊件和所述第三柵極堆疊件上方；第二介電層，位于所述第一介電層上方；以及金屬層，位于所述第一柵極堆疊件和所述第二柵極堆疊件上方，其中，所述金屬層與所述第二柵極堆疊件電通信并且通過至少所述第一介電層和所述第二介電層與所述第一柵極堆疊件隔離。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時，從以下詳細(xì)描述可最佳理解本發(fā)明的各個方面。應(yīng)該強調(diào)，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A和圖1B是根據(jù)本發(fā)明的各個方面的形成半導(dǎo)體器件的方法的流程圖。

圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K和圖2L是根據(jù)實施例的根據(jù)圖1A和圖1B中的方法構(gòu)建的部分半導(dǎo)體器件的截面圖。

圖3示出了具有不同的柵極間距的IC的區(qū)。

圖4示出了具有不同的通孔間距的IC的區(qū)。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗?。下面描述了組件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實例。此外，本發(fā)明可在各個實施例中重復(fù)參考標(biāo)號和/或字符。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)原件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應(yīng)的解釋。

本發(fā)明通常涉及半導(dǎo)體器件及其形成方法。更具體地，本發(fā)明涉及半導(dǎo)體制造中的MEOL工藝。鑒于與IC的不同區(qū)中的不均勻分布的通孔有關(guān)的通孔深度負(fù)載問題，本發(fā)明的一個目的是提供用于改進(jìn)MEOL工藝的方法和結(jié)構(gòu)。

圖1A和圖1B示出了根據(jù)本發(fā)明的各個方面的形成半導(dǎo)體器件100的方法10的流程圖。方法10僅僅是實例，而不旨在限制明確在權(quán)利要求中敘述的超過實例的本發(fā)明。可以在方法10之前、期間和之后提供額外的操作，并且對于方法的額外實施例，可以替換、消除或改變所描述的一些操作。以下結(jié)合圖2A至圖2L描述方法10，圖2A至圖2L是處于制造工藝的各個階段的半導(dǎo)體器件100的截面圖。

半導(dǎo)體器件100提供用于示出的目的并且不必將本方明的實施例限制于器件的任何數(shù)量、區(qū)域的任何數(shù)量或結(jié)構(gòu)或區(qū)域的任何配置。此外，圖2A至圖2L所示的半導(dǎo)體器件100可以是IC的處理期間制造的中間器件或它的部分，可以包括靜態(tài)隨機(jī)存取存儲器(SRAM)和/或邏輯電路；諸如電阻器、電容器和電感器的無源組件和諸如p-型場效應(yīng)晶體管(PFET)、n-型FET(NFET)、諸如FinFET的多柵極FET、金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)、互補金屬氧化物半導(dǎo)體(CMOS)晶體管、雙極型晶體管、高壓晶體管、高頻晶體管、其它存儲單元和它們的組合的有源組件。

在操作12中，方法10(圖1A)提供了如圖2A所示的器件100的前體。為了便于討論，器件100的前體也稱為器件100。參照圖2A，器件100包括襯底102和在其中或在其上形成的各個部件。襯底102包括兩個襯底區(qū)域102A和102B。在本實施例中，襯底區(qū)域102A包括諸如淺溝槽隔離(STI)的絕緣體，而襯底區(qū)域102B包括用于形成晶體管的有源區(qū)域。在本實施例中，器件100的兩個襯底區(qū)域102A和102B被用作不同的目的。例如，襯底區(qū)域102A可以用于形成諸如電壓供應(yīng)和/或接地平面的電源軌，而襯底區(qū)域102B可以用于形成邏輯電路。如圖2A所示，襯底區(qū)域102B包括各個源極/漏極(S/D)區(qū)域104和位于S/D區(qū)域104之間的溝道區(qū)域106。

仍參照圖2A，器件100還包括多個柵極堆疊件108A、108B、108C、108D、108E、108F和108G，其中，柵極堆疊件108A至108C設(shè)置在襯底區(qū)域102A上方，并且柵極堆疊件108D至108G設(shè)置為鄰近于襯底區(qū)域102B中的溝道區(qū)域106。器件100還包括設(shè)置在每個柵極堆疊件108A至108G上方的介電層110以及位于每個柵極堆疊件108A至108G的側(cè)壁上和相應(yīng)的介電層110的側(cè)壁上的柵極間隔件112。在本實施例中，器件100包括位于襯底102上方和柵極間隔件112的側(cè)壁上的接觸蝕刻停止(CES)層114，并且還包括位于CES層114上方的層間介電(ILD)層116。器件100還包括分別位于襯底區(qū)域102A和102B上方的接觸件118A和118B。在襯底區(qū)域102A上方，接觸件118A設(shè)置在一些柵極堆疊件之間(例如，柵極堆疊件108A和108B之間)的CES層114上方。在本實施例中，接觸件118A用于形成電源軌。因此，它們也被稱為電源接觸件118A。在襯底區(qū)域102B上方，接觸件118B設(shè)置在S/D區(qū)域104上方并且與相應(yīng)的S/D區(qū)域104電通信。因此，它們也稱為S/D接觸件118B。器件100還包括位于接觸件118A至118B上方的介電層120。以下進(jìn)一步描述器件100的各個部件(或組件)。

在本實施例中，襯底102是硅襯底。在可選實施例中，襯底102包括諸如鍺的其它元素半導(dǎo)體；諸如碳化硅、砷化鎵、砷化銦和磷化銦的化合物半導(dǎo)體；或諸如碳化硅鍺、磷砷化鎵和磷化鎵銦的合金半導(dǎo)體。在實施例中，襯底102可以包括絕緣體上硅(SOI)襯底，被應(yīng)變和/或受到應(yīng)力以用于性能增強，包括外延區(qū)域，包括隔離區(qū)域，包括摻雜的區(qū)域，和/或包括其它合適的部件和層。

襯底區(qū)域102A包括絕緣體(或隔離結(jié)構(gòu))并且可以由氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)、低k介電材料和/或其它合適的絕緣材料形成。絕緣體可以是STI部件。在實施例中，通過在襯底102中蝕刻溝槽、用絕緣材料填充溝槽并且對包括絕緣材料的襯底102實施化學(xué)機(jī)械平坦化(CMP)工藝來形成絕緣體。襯底區(qū)域102A可以包括諸如場氧化物和硅的局部氧化(LOCOS)的其它隔離結(jié)構(gòu)。襯底區(qū)域102A可以包括多層隔離結(jié)構(gòu)。

襯底區(qū)域102B可以包括用于形成諸如晶體管的有源器件的n-型摻雜區(qū)域和/或p-型摻雜區(qū)域。S/D區(qū)域104可以包括重?fù)诫s的S/D(HDD)、輕摻雜的S/D(LDD)、凸起區(qū)域、應(yīng)變區(qū)域、外延生長區(qū)域和/或其它合適的部件?？梢酝ㄟ^蝕刻和外延生長、暈環(huán)注入、S/D注入、S/D活化和/或其它合適的工藝形成S/D區(qū)域104。在實施例中，S/D區(qū)域104還包括硅化或鍺硅化。例如，可以通過包括沉積金屬層、退火金屬層(從而使得金屬層能夠與硅反應(yīng)以形成硅化物)以及之后去除未反應(yīng)的金屬層的工藝來形成硅化。在實施例中，襯底區(qū)域102B包括用于形成諸如FinFET的多柵極FET的鰭式有源區(qū)域。進(jìn)一步本實施例，可以在鰭中或鰭上形成S/D區(qū)域104和溝道區(qū)域106。溝道區(qū)域106夾在一對S/D區(qū)域104之間。當(dāng)半導(dǎo)體器件100在使用時，溝道區(qū)域106在相應(yīng)的S/D區(qū)域104之間傳導(dǎo)電流。

每個柵極堆疊件108A至108G均可以是多層結(jié)構(gòu)。此外，柵極堆疊件108A至108G可以具有相同或不同的結(jié)構(gòu)和材料。以下描述適用于柵極堆疊件108A至108G的任何一個。在實施例中，柵極堆疊件108A至108G包括界面層和界面層上方的多晶硅(或poly)層。在一些實施例中，柵極堆疊件108A至108G還可以包括設(shè)置在界面層和多晶硅層之間的柵極介電層和金屬柵極層。在一些實施例中，柵極堆疊件108A至108G包括代替多晶硅層的一個或多個金屬層。在各個實施例中，界面層可以包括諸如氧化硅(SiO₂)或氮氧化硅(SiON)的介電材料，并且可以通過化學(xué)氧化、熱氧化、原子層沉積(ALD)、化學(xué)汽相沉積(CVD)和/或其它合適的方法形成。可以通過諸如低壓化學(xué)汽相沉積(LPCVD)和等離子體增強CVD(PECVD)的合適的沉積工藝形成多晶硅層。柵極介電層可以包括諸如氧化鉿(HfO₂)、氧化鋯(ZrO₂)、氧化鑭(La₂O₃)、氧化鈦(TiO₂)、氧化釔(Y₂O₃)、鈦酸鍶(SrTiO₃)、其它合適的金屬氧化物或它們的組合的高k介電層；并且可以通過ALD和/或其它合適的方法形成。金屬柵極層可以包括p-型功函金屬層或n-型功函金屬層。P-型功函金屬層包括但是不限于從氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或它們的組合的組中選擇的金屬。n-型功函金屬層包括但是不限于從鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭硅(TaSiN)或它們的組合的組中選擇的金屬。P-型功函金屬層或n-型功函金屬層可以包括多個層并且可以通過CVD、PVD和/或其它合適的工藝沉積。一個或多個金屬層可以包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)和/或其它合適的材料，并且可以通過CVD、PVD、鍍和/或其它合適的工藝形成?？梢砸郧皷艠O工藝或后柵極工藝(即，置換柵極工藝)形成柵極堆疊件108A至108G。

介電層110設(shè)置在柵極堆疊件108A至108G上方。在實施例中，介電層110包括金屬氧化物、金屬氮化物或其它合適的介電材料。例如，金屬氧化物可以是氧化鈦(TiO₂)、氧化鋁(Al₂O₃)或其它金屬氧化物。例如，金屬氮化物可以是氮化鈦(TiN)、氮化鋁(AlN)、氮氧化鋁(AlON)、氮化鉭(TaN)或其它金屬氮化物?？梢酝ㄟ^一個或多個沉積和蝕刻工藝在柵極堆疊件108A至108G上方形成介電層110。

柵極間隔件112可以是單層或多層結(jié)構(gòu)。在實施例中，柵極間隔件112包括低k(例如，k<7)介電材料。在一些實施例中，柵極間隔件112包括諸如氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、其它介電材料或它們的組合的介電材料。在實例中，通過在器件100上方毯狀沉積第一介電層(例如，具有均勻厚度的SiO₂層)作為襯墊層并且在第一介電層上方毯狀沉積第二介電層(例如，SiN層)作為主要的D形間隔件，并且之后，各向異性蝕刻去除部分介電層以形成柵極間隔件112來形成柵極間隔件112。在本實施例中，柵極間隔件112設(shè)置在柵極堆疊件108A至108G的側(cè)壁上和介電層110的側(cè)壁上。

CES層114可以包括諸如氮化硅(SiN)、氧化硅(SiO₂)、氮氧化硅(SiON)和/或其它材料的介電材料。可以通過PECVD工藝和/或其它合適的沉積或氧化工藝形成CES層114。ILD層116可以包括諸如正硅酸乙酯(TEOS)氧化物、未摻雜的硅酸鹽玻璃或諸如硼磷硅酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸鹽玻璃(PSG)、硼摻雜的硅酸鹽玻璃(BSG)的摻雜的氧化硅和/或其它合適的介電材料的材料?？梢酝ㄟ^PECVD工藝、可流動CVD(FCVD)工藝或其它合適的沉積技術(shù)沉積ILD層116。在實施例中，將沉積在襯底102上方的CES層114作為毯狀層覆蓋襯底上的各個結(jié)構(gòu)，并且ILD層116沉積在CES層114上方。隨后，回蝕刻ILD層116和CES層114的部分以形成用于沉積接觸件118A至118B的溝槽。在襯底區(qū)域102A上方，蝕刻部分ILD層116(例如，柵極堆疊件108A和108B之間)直至暴露CES層114。因此，部分CES層114保留在鄰近的柵極間隔件112之間的襯底區(qū)域102A上方。在襯底區(qū)域102B上方，蝕刻ILD層116和CES層114的部分(例如，柵極堆疊件108E和108F之間)以暴露下面的S/D區(qū)域104。

接觸件118A至118B由包括相應(yīng)的柵極堆疊件108A至108G、柵極間隔件112和CES層114的結(jié)構(gòu)分隔開。在實施例中，接觸件118A至118B包括諸如鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)、它們的組合或其它合適的導(dǎo)電材料的金屬。在實施例中，使用諸如CVD、PVD、鍍和/或其它合適的工藝的合適的工藝沉積接觸件金屬。在沉積接觸件金屬之后，可以回蝕刻接觸件金屬以留下沉積介電層120的空間。

介電層120可以包括金屬氧化物(例如，TiO₂和Al₂O₃)、金屬氮化物(例如，TiN、AlN、AlON和TaN)或其它合適的介電材料。在各個實施例中，介電層110和120可以是相同或不同的材料?？梢允褂肞VD、CVD或其它的沉積方法沉積介電層120。在實施例中，在沉積介電層120之后，實施CMP工藝以平坦化器件100的頂面。因此，各個層110、112、114、116和120的頂面變成共面的。

在操作14中，方法10(圖1A)使介電層110部分地凹進(jìn)。參照圖2B，使每個柵極堆疊件108A至108G上方的介電層110凹進(jìn)。在實施例中，操作14包括調(diào)節(jié)至蝕刻介電層110而其它層112、114、116和120在蝕刻工藝中保持基本不變的蝕刻工藝。在實施例中，操作14可以使用干蝕刻、濕蝕刻或其它合適的蝕刻工藝。例如，干蝕刻工藝可以實施含氧氣體、含氟氣體(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯氣體(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴氣體(例如，HBr和/或CHBR₃)、含碘氣體、其它合適的氣體和/或等離子體和/或它們的組合。例如，濕蝕刻工藝可以包括稀釋的氫氟酸(DHF)；氫氧化鉀(KOH)溶液；氨水；含氫氟酸(HF)、硝酸(HNO₃)和/或醋酸(CH₃COOH)的溶液；或其它合適的濕蝕刻劑中的蝕刻。

在實施例中，在器件100的不同的區(qū)(或部分)中存在不同的柵極間距(或柵極密度)。一些實例在圖3中示出為器件100的兩個區(qū)302和304的頂視圖。參照圖3，區(qū)302包括具有柵極間距P1的柵極堆疊件306并且區(qū)304包括具有大于P1的柵極間距P2的柵極堆疊件308。柵極間距P1和P2可以為中心線至中心線的間距(示出的)或邊緣至邊緣的間距。如圖所示，區(qū)302具有更小的柵極間距，因此，比區(qū)304具有更高的柵極密度。在實施例中，襯底區(qū)域102A和102B可以對應(yīng)于具有相同或不同柵極間距的器件100的區(qū)。例如，襯底區(qū)域102A可以對應(yīng)于更高的柵極間距區(qū)并且襯底區(qū)域102B可以對應(yīng)于更低的柵極間距區(qū)，反之亦然。當(dāng)部分地蝕刻介電層110時(圖2B)，該蝕刻通常由定時器控制，在器件100的不同的區(qū)中的不同的柵極間距創(chuàng)建了不同的蝕刻負(fù)載。因此，在一些區(qū)中更多的(或更深的)并且在一些其它區(qū)中更少的(或更淺的)蝕刻介電層110。在本實施例中，在凹進(jìn)的介電層110上方將形成另一介電層，將在以下討論。因此，凹進(jìn)的介電層110的不同的厚度將不會引起隨后的制造工藝的問題。在本實施例中，操作14可以將介電層110的厚度減小約10％至約90％，這提供了寬的工藝窗口。

在操作16中，方法10(圖1A)在凹進(jìn)的介電層110上方形成介電層122。參照圖2C，介電層122設(shè)置在每個柵極堆疊件108A至108G上方的凹進(jìn)的介電層110上方。在實施例中，操作16包括在器件100上方沉積介電材料并且填充在溝槽中，和隨后的CMP工藝去除過量的介電材料。如上所述，由于凹進(jìn)的介電層110的厚度不同，因此不同的柵極堆疊件上方的介電層122可以具有不同的厚度。例如，柵極堆疊件108A和108D上方的介電層122可以具有不同的厚度。介電層122可以包括金屬氧化物、金屬氮化物或其它合適的介電材料。例如，金屬氧化物可以是TiO₂、Al₂O₃或其它金屬氧化物。例如，金屬氮化物可以是TiN、AlN、AlON、TaN或其它金屬氮化物。在各個實施例中，介電層122包括與介電層110的材料不同的材料?？梢酝ㄟ^ALD、PVD、CVD、旋涂或其它合適的沉積方法形成介電層122。

在操作18中，方法10(圖1A)在各個層112、114、116、120和122上方形成另一CES層124。在操作20中，方法10(圖1A)在CES層124上方形成另一ILD層126(也稱為圖案化層126)。參照圖2D，CES層124可以包括諸如SiN、SiO₂和SiON的介電材料。ILD層126可以包括諸如TEOS、BPSG、FSG、PSG和BSG的氧化物。ILD層126和CES層124可以包括分別與ILD層116和CES層114相同的材料或不同的材料。此外，在本實施例中，CES層124可以包括與介電層110和/或介電層120相同的材料?？梢酝ㄟ^PECVD工藝或其它合適的沉積或氧化工藝形成CES層124。可以通過PECVD工藝、FCVD工藝或其它合適的沉積工藝沉積ILD層126。

在操作22中，方法10(圖1A)蝕刻ILD層126以在一些柵極堆疊件108A至108G上方形成柵極導(dǎo)通孔128。參照圖2E，在這個截面圖中，柵極導(dǎo)通孔128形成在柵極堆疊件108B、108E、108F和108G上方的ILD層126中，而不形成在柵極堆疊件108A和108C上方。在實施例中，操作22包括光刻工藝和蝕刻工藝。光刻工藝可以包括在ILD層126上方形成光阻劑(或光刻膠)、將光刻膠曝光成限定用于柵極導(dǎo)通孔128的各個幾何形狀的圖案、實施曝光后烘烤工藝以及顯影光刻膠以形成包括光刻膠的掩模元件。掩模元件或其衍生物之后用于在ILD層126內(nèi)蝕刻凹槽。隨后去除掩模元件(例如，圖案化的光刻膠)。蝕刻工藝可以包括一個或多個干蝕刻工藝、濕蝕刻工藝和其它合適的蝕刻技術(shù)。CES層124具有與ILD層126相對的足夠的蝕刻選擇性，并且在蝕刻工藝中起蝕刻停止作用。

類似于與上述討論的柵極間距不同的情境，在器件100的不同的區(qū)中可能有不同的柵極通孔間距。一些實例在圖4中示出為器件100的四個區(qū)402、404、406和408的頂視圖。參照圖4，區(qū)402具有柵極通孔間距P3，區(qū)404具有大于P3的柵極通孔間距P4，區(qū)406具有大于P4的柵極通孔間距P5，并且區(qū)408具有大于P5的柵極通孔間距(未標(biāo)示)。在實施例中，襯底區(qū)域102A和102B可以均對應(yīng)于密集通孔區(qū)(具有更小的柵極通孔間距)或隔離通孔區(qū)(具有更大的柵極通孔間距)。然而，由于在操作22中完全地蝕刻了ILD層126并且兩層126和124具有足夠的蝕刻選擇性，因此柵極通孔間距的不同沒有在形成的結(jié)構(gòu)中產(chǎn)生更大的不同。

在操作24中，方法10(圖1B)通過柵極導(dǎo)通孔128蝕刻了CES層124和介電層122，從而暴露了位于相應(yīng)的柵極堆疊件108B、108E、108F和108G(圖2F)上方的凹進(jìn)的介電層110的部分。蝕刻工藝可以包括一個或多個干蝕刻工藝、濕蝕刻工藝和其它合適的蝕刻技術(shù)。在本實施例中，操作24包括選擇性蝕刻工藝(即，蝕刻工藝調(diào)節(jié)至去除介電層122而介電層110在蝕刻工藝中保持基本不變)。因此，盡管相應(yīng)的柵極堆疊件上方的介電層122可以具有不同的厚度和/或襯底區(qū)域102A和102B上方可能會有不同的通孔間距，但是操作24成功地暴露并且停止在相應(yīng)的柵極堆疊件上方的凹進(jìn)的介電層110處。

在操作26中，方法10(圖1B)蝕刻了一些S/D接觸件118B上方的ILD層126以在ILD層126中形成S/D導(dǎo)通孔130(圖2G)。在實施例中，操作26包括光刻工藝和蝕刻工藝。例如，光刻工藝在器件100上方形成掩模元件(例如，圖案化的光刻膠)，該掩模元件限定了S/D導(dǎo)通孔130；并且用掩模元件作為蝕刻掩模，蝕刻工藝蝕刻ILD層126。蝕刻工藝可以包括一個或多個干蝕刻工藝、濕蝕刻工藝和其它合適的蝕刻技術(shù)。CES層124具有與ILD層126相對的足夠的蝕刻選擇性，并且在蝕刻工藝中起蝕刻停止作用。隨后去除掩模元件。

在操作28中，方法10(圖1B)蝕刻了襯底區(qū)域102A上方的ILD層126。參照圖2H，在本實施例中，操作28包括光刻工藝和蝕刻工藝。光刻工藝在器件100上方形成掩模元件(例如，圖案化的光刻膠)，從而在第一襯底區(qū)域102A上方限定了用于形成電源軌的溝槽。蝕刻工藝通過掩模元件蝕刻ILD層126。蝕刻工藝可以包括一個或多個干蝕刻工藝、濕蝕刻工藝和其它合適的蝕刻技術(shù)。蝕刻工藝調(diào)節(jié)至去除ILD層126而CES層124和凹進(jìn)的介電層110保持基本不變。隨后去除掩模元件。

在操作30中，方法10(圖1B)蝕刻了器件100上方的CES層124和介電層120。參照圖2I，在襯底區(qū)域102A上方，蝕刻了CES層124和介電層120(見圖2H)。凹進(jìn)的介電層110和介電層122保護(hù)柵極堆疊件108A至108C免受蝕刻工藝的損害。因此，暴露了電源接觸件118A和ILD層116。仍參照圖2I，在襯底區(qū)域102B上方，通過S/D導(dǎo)通孔130蝕刻CES層124和介電層120，從而暴露下方的S/D接觸件118B。ILD層126和凹進(jìn)的介電層110保護(hù)了包括柵極堆疊件108D至108G的其它結(jié)構(gòu)免受蝕刻工藝的損害。蝕刻工藝可以包括一個或多個干蝕刻工藝、濕蝕刻工藝和其它合適的蝕刻技術(shù)。

在操作32中，方法10(圖1B)蝕刻了暴露在柵極導(dǎo)通孔128中的凹進(jìn)的介電層110的部分。蝕刻工藝可以包括一個或多個干蝕刻工藝、濕蝕刻工藝和其它合適的蝕刻工藝。在本實施例中，蝕刻工藝調(diào)節(jié)至去除凹進(jìn)的介電層110而介電層122保持基本不變。此外，在本實施例中的蝕刻工藝中，包括柵極間隔件112、CES層114和124、ILD層116和126以及接觸件118A和118B的材料的其它層保持基本不變。參照圖2J，由于蝕刻工藝，暴露了柵極堆疊件108B、108E、108F和108G的頂面，而柵極堆疊件108A和108C仍由位于凹進(jìn)的介電層110上方的堆疊的介電層122覆蓋。在本實施例中，介電層122對凹進(jìn)的介電層110起保護(hù)層的作用。沒有介電層122，位于柵極堆疊件108A和108C上方的凹進(jìn)的介電層110也將在操作32中被蝕刻。在某些情況下，鑒于器件100的不同區(qū)中的通孔間距不同，因此難以控制蝕刻的深度。因此，可能會不經(jīng)意地暴露柵極堆疊件108A和108C，引起泄漏問題或器件缺陷。在本實施例中，介電層110和122具有足夠的蝕刻選擇性，從而使得完全地蝕刻位于柵極堆疊件108B、108E、108F和108G上方的凹進(jìn)的介電層110而柵極堆疊件108A和108C保持由位于凹進(jìn)的介電層110上方的介電層122保護(hù)。

在操作34中，方法10(圖1B)在器件100上方沉積金屬層132，金屬層132填充器件100上的各個溝槽和導(dǎo)通孔。參照圖2K，金屬層132與：柵極堆疊件108B、108E、108F和108G；電源接觸件118A(位于柵極堆疊件108A和108B之間以及位于柵極堆疊件108C和108D之間)；以及S/D接觸件118B(位于柵極堆疊件108E和108F之間以及位于柵極堆疊件108F和108G之間)電通信。金屬層132通過至少凹進(jìn)的介電層110和介電層122與柵極堆疊件108A、108C和108D電隔離。在本實施例中，金屬層132可以包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)和/或其它合適的材料，并且可以通過CVD、PVD、鍍和/或其它合適的工藝形成。

在操作36中，方法10(圖1B)使金屬層132凹進(jìn)。參照圖2L，在本實施例中，操作36也使位于襯底區(qū)域102B上方的ILD層126凹進(jìn)。在實施例中，操作36包括去除金屬層132和ILD層126直至暴露位于襯底區(qū)域102B上方的CES層124的CMP工藝。因此，在器件100中形成了各個金屬部件。在襯底區(qū)域102A上方，形成了包括部分金屬層132和電源接觸件118A的電源軌134。電源軌134與柵極堆疊件108B電通信，但是通過至少介電層122和凹進(jìn)的介電層110與柵極堆疊件108A和108C電隔離。在襯底區(qū)域102B上方，形成電連接至柵極堆疊件108E、108F和108G的柵極通孔(或柵極插塞)136；以及形成通過S/D接觸件118B電連接至S/D區(qū)域104的S/D通孔(S/D插塞)138。

在操作38中，方法10(圖1B)進(jìn)入完成器件100的制造的步驟。例如，方法10可以形成用器件100的其它部分連接?xùn)艠O通孔136和S/D通孔138的多層互連結(jié)構(gòu)以形成完整的IC。

雖然不旨在限制，但是本發(fā)明的一個或多個實施例提供了半導(dǎo)體器件及其形成工藝的許多益處。例如，當(dāng)在MEOL工藝中形成柵極和S/D通孔時，盡管半導(dǎo)體器件的不同區(qū)中的通孔間距(或通孔密度)不同，但是本發(fā)明的實施例可以可靠地將一些(但不是全部)柵極堆疊件連接至電源軌。不旨在連接至電源軌的那些柵極堆疊件由至少兩個介電層完全地保護(hù)。這防止了電源擊穿問題以及柵極和接觸件的泄漏問題。所提供的主題可以容易地集成至現(xiàn)有的IC制造流程中。

在一個示例性方面，本發(fā)明針對一種形成半導(dǎo)體器件的方法。該方法包括提供前體，該前體包括具有第一區(qū)域和第二區(qū)域的襯底，其中，第一區(qū)域包括絕緣體并且第二區(qū)域包括晶體管的源極、漏極和溝道區(qū)域。該前體還包括位于絕緣體上方的第一柵極堆疊件和第二柵極堆疊件；位于溝道區(qū)域上方的第三柵極堆疊件；以及位于第一柵極堆疊件、第二柵極堆疊件和第三柵極堆疊件上方的第一介電層。該方法還包括使第一介電層部分地凹進(jìn)，在凹進(jìn)的第一介電層上方形成第二介電層以及在第二介電層上方形成接觸蝕刻停止(CES)層。在實施例中，該方法還包括在CES層上方形成層間介電(ILD)層，在第二柵極堆疊件和第三柵極堆疊件上方的ILD層中分別蝕刻第一孔洞和第二孔洞，通過第一孔洞和第二孔洞蝕刻CES層和第二介電層以暴露位于第二柵極堆疊件和第三柵極堆疊件上方的凹進(jìn)的第一介電層，蝕刻第一區(qū)域中的ILD層以暴露CES層，以及蝕刻第一區(qū)域中的CES層以暴露第二介電層。該方法還包括蝕刻凹進(jìn)的第一介電層以暴露第二柵極堆疊件和第三柵極堆疊件，而第一柵極堆疊件保持由凹進(jìn)的第一介電層和位于凹進(jìn)的第一介電層上方的第二介電層覆蓋。

在上述方法中，還包括：在所述CES層上方形成層間介電(ILD)層；在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進(jìn)的第一介電層；蝕刻所述第一區(qū)域中的所述ILD層以暴露所述CES層；蝕刻所述第一區(qū)域中的所述CES層以暴露所述第二介電層；以及蝕刻所述凹進(jìn)的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層和位于所述凹進(jìn)的第一介電層上方的所述第二介電層覆蓋。

在上述方法中，還包括：在所述CES層上方形成層間介電(ILD)層；在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進(jìn)的第一介電層；蝕刻所述第一區(qū)域中的所述ILD層以暴露所述CES層；蝕刻所述第一區(qū)域中的所述CES層以暴露所述第二介電層；以及蝕刻所述凹進(jìn)的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層和位于所述凹進(jìn)的第一介電層上方的所述第二介電層覆蓋，其中，在所述半導(dǎo)體器件的比蝕刻所述第二孔洞的區(qū)具有更小的柵極通孔間距的區(qū)中蝕刻所述第一孔洞。

在上述方法中，還包括：在所述CES層上方形成層間介電(ILD)層；在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進(jìn)的第一介電層；蝕刻所述第一區(qū)域中的所述ILD層以暴露所述CES層；蝕刻所述第一區(qū)域中的所述CES層以暴露所述第二介電層；以及蝕刻所述凹進(jìn)的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層和位于所述凹進(jìn)的第一介電層上方的所述第二介電層覆蓋，其中，在所述半導(dǎo)體器件的比蝕刻所述第二孔洞的區(qū)具有更大的柵極通孔間距的區(qū)中蝕刻所述第一孔洞。

在上述方法中，還包括：在所述CES層上方形成層間介電(ILD)層；在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進(jìn)的第一介電層；蝕刻所述第一區(qū)域中的所述ILD層以暴露所述CES層；蝕刻所述第一區(qū)域中的所述CES層以暴露所述第二介電層；以及蝕刻所述凹進(jìn)的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層和位于所述凹進(jìn)的第一介電層上方的所述第二介電層覆蓋，其中，所述CES層和所述第二介電層的蝕刻包括調(diào)節(jié)至去除所述第二介電層而所述凹進(jìn)的第一介電層保持不變的蝕刻工藝。

在上述方法中，還包括：在所述CES層上方形成層間介電(ILD)層；在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進(jìn)的第一介電層；蝕刻所述第一區(qū)域中的所述ILD層以暴露所述CES層；蝕刻所述第一區(qū)域中的所述CES層以暴露所述第二介電層；以及蝕刻所述凹進(jìn)的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層和位于所述凹進(jìn)的第一介電層上方的所述第二介電層覆蓋，其中，所述凹進(jìn)的第一介電層的蝕刻包括調(diào)節(jié)至去除所述凹進(jìn)的第一介電層而所述第二介電層保持不變的蝕刻工藝。

在上述方法中，還包括：在所述CES層上方形成層間介電(ILD)層；在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進(jìn)的第一介電層；蝕刻所述第一區(qū)域中的所述ILD層以暴露所述CES層；蝕刻所述第一區(qū)域中的所述CES層以暴露所述第二介電層；以及蝕刻所述凹進(jìn)的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層和位于所述凹進(jìn)的第一介電層上方的所述第二介電層覆蓋，在蝕刻所述第一區(qū)域中的所述ILD層之前：在源極/漏極(S/D)區(qū)域上方的所述ILD層中蝕刻S/D導(dǎo)通孔。

在上述方法中，還包括：在所述CES層上方形成層間介電(ILD)層；在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進(jìn)的第一介電層；蝕刻所述第一區(qū)域中的所述ILD層以暴露所述CES層；蝕刻所述第一區(qū)域中的所述CES層以暴露所述第二介電層；以及蝕刻所述凹進(jìn)的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層和位于所述凹進(jìn)的第一介電層上方的所述第二介電層覆蓋，在蝕刻所述第一區(qū)域中的所述ILD層之前：在源極/漏極(S/D)區(qū)域上方的所述ILD層中蝕刻S/D導(dǎo)通孔，其中：所述前體還包括：S/D接觸件，位于所述S/D區(qū)域上方；和第三介電層，位于所述S/D接觸件上方；和所述第一區(qū)域中的所述CES層的蝕刻包括通過所述S/D導(dǎo)通孔蝕刻所述CES層和所述第三介電層以暴露所述S/D接觸件。

在上述方法中，還包括：在所述CES層上方形成層間介電(ILD)層；在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進(jìn)的第一介電層；蝕刻所述第一區(qū)域中的所述ILD層以暴露所述CES層；蝕刻所述第一區(qū)域中的所述CES層以暴露所述第二介電層；以及蝕刻所述凹進(jìn)的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層和位于所述凹進(jìn)的第一介電層上方的所述第二介電層覆蓋，在蝕刻所述第一區(qū)域中的所述ILD層之前：在源極/漏極(S/D)區(qū)域上方的所述ILD層中蝕刻S/D導(dǎo)通孔，其中：所述前體還包括：S/D接觸件，位于所述S/D區(qū)域上方；和第三介電層，位于所述S/D接觸件上方；和所述第一區(qū)域中的所述CES層的蝕刻包括通過所述S/D導(dǎo)通孔蝕刻所述CES層和所述第三介電層以暴露所述S/D接觸件，所述方法還包括：在所述第一區(qū)域和所述第二區(qū)域上方沉積金屬層，其中，所述金屬層與所述第二柵極堆疊件和所述第三柵極堆疊件以及所述S/D接觸件電通信，并且其中，所述金屬層通過至少所述凹進(jìn)的第一介電層和所述第二介電層與所述第一柵極堆疊件電隔離。

在上述方法中，還包括：在所述CES層上方形成層間介電(ILD)層；在所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述ILD層中分別蝕刻第一孔洞和第二孔洞；通過所述第一孔洞和所述第二孔洞蝕刻所述CES層和所述第二介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述凹進(jìn)的第一介電層；蝕刻所述第一區(qū)域中的所述ILD層以暴露所述CES層；蝕刻所述第一區(qū)域中的所述CES層以暴露所述第二介電層；以及蝕刻所述凹進(jìn)的第一介電層以暴露所述第二柵極堆疊件和所述第三柵極堆疊件，而所述第一柵極堆疊件保持由所述凹進(jìn)的第一介電層和位于所述凹進(jìn)的第一介電層上方的所述第二介電層覆蓋，在蝕刻所述第一區(qū)域中的所述ILD層之前：在源極/漏極(S/D)區(qū)域上方的所述ILD層中蝕刻S/D導(dǎo)通孔，其中：所述前體還包括：S/D接觸件，位于所述S/D區(qū)域上方；和第三介電層，位于所述S/D接觸件上方；和所述第一區(qū)域中的所述CES層的蝕刻包括通過所述S/D導(dǎo)通孔蝕刻所述CES層和所述第三介電層以暴露所述S/D接觸件，所述方法還包括：在所述第一區(qū)域和所述第二區(qū)域上方沉積金屬層，其中，所述金屬層與所述第二柵極堆疊件和所述第三柵極堆疊件以及所述S/D接觸件電通信，并且其中，所述金屬層通過至少所述凹進(jìn)的第一介電層和所述第二介電層與所述第一柵極堆疊件電隔離，實施化學(xué)機(jī)械平坦化(CMP)工藝以去除所述金屬層和所述ILD層的部分直至暴露所述第二區(qū)域上方的所述CES層。

在上述方法中，其中，所述第一介電層的部分地凹進(jìn)將所述第一介電層的厚度減小了10％至90％。

在另一個示例性方面，本發(fā)明針對一種形成半導(dǎo)體器件的方法。該方法包括體供前體，該前體包括具有第一區(qū)域、位于第一區(qū)域上方的第一柵極堆疊件和第二柵極堆疊件以及位于第一柵極堆疊件和第二柵極堆疊件上方的第一介電層的襯底。該方法還包括使第一介電層部分地凹進(jìn)，在凹進(jìn)的第一介電層上方形成第二介電層，在第二介電層上方形成圖案化層，在第二柵極堆疊件上方的圖案化層中蝕刻孔洞，通過孔洞蝕刻第二介電層的第一部分以暴露凹進(jìn)的第一介電層的第一部分以及去除第一區(qū)域上方的圖案化層。該方法還包括蝕刻凹進(jìn)的第一介電層的第一部分以暴露第二柵極堆疊件，而第一柵極堆疊件保持由凹進(jìn)的第一介電層的第二部分和第二介電層的第二部分覆蓋。

在上述方法中，還包括：在所述第一柵極堆疊件和所述第二柵極堆疊件上方形成金屬層，其中，所述金屬層與所述第二柵極堆疊件電通信并且通過至少所述凹進(jìn)的第一介電層的所述第二部分和所述第二介電層的所述第二部分與所述第一柵極堆疊件隔離。

在上述方法中，其中，所述第一柵極堆疊件和所述第二柵極堆疊件設(shè)置在所述第一區(qū)域中的絕緣體上方。

在上述方法中，其中，所述第二介電層的所述第一部分的蝕刻包括調(diào)節(jié)至去除所述第二介電層的所述第一部分而所述凹進(jìn)的第一介電層的所述第一部分保持不變的蝕刻工藝。

在上述方法中，其中，所述凹進(jìn)的第一介電層的所述第一部分的蝕刻包括調(diào)節(jié)至去除所述凹進(jìn)的第一介電層的所述第一部分而所述第二介電層的所述第二部分保持不變的蝕刻工藝。

在上述方法中，使所述第一介電層部分地凹進(jìn)將所述第一介電層的厚度減小了10％至90％。

在又另一個示例性方面，本發(fā)明針對一種半導(dǎo)體器件。該半導(dǎo)體器件包括具有第一區(qū)域和第二區(qū)域的襯底，其中，第一區(qū)域包括絕緣體并且第二區(qū)域包括晶體管的源極、漏極和溝道區(qū)域。該半導(dǎo)體器件還包括位于絕緣體上方的第一柵極堆疊件和第二柵極堆疊件、位于溝道區(qū)域上方的第三柵極堆疊件。該半導(dǎo)體器件還包括位于第一柵極堆疊件、第二柵極堆疊件和第三柵極堆疊件上方的第一介電層；以及位于第一介電層上方的第二介電層。該半導(dǎo)體器件還包括位于第一柵極堆疊件和第二柵極堆疊件上方的金屬層，其中，該金屬層與第二柵極堆疊件電通信并且通過至少第一介電層和第二介電層與第一柵極堆疊件電隔離。

在上述半導(dǎo)體器件中，其中，所述金屬層包括填充所述第一柵極堆疊件和所述第二柵極堆疊件之間的間隔的部分。

在上述半導(dǎo)體器件中，其中，位于所述第二柵極堆疊件和所述第三柵極堆疊件上方的所述第二介電層具有不同的厚度。

上面概述了若干實施例的特征，使得本領(lǐng)域人員可以更好地理解本發(fā)明的方面。本領(lǐng)域人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本人所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。