本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，更具體地說，本發(fā)明涉及一種半浮柵晶體管工藝方法。

背景技術(shù)：

半浮柵晶體管是復(fù)旦大學(xué)微電子學(xué)院研制出的介于MOSFET和浮柵晶體管之間的科研成果。傳統(tǒng)浮柵晶體管是將電子隧穿過高勢壘(禁帶寬度接近8.9eV)的二氧化硅絕緣介質(zhì)，而半浮柵晶體管的隧穿發(fā)生在禁帶寬度僅1.1eV的硅材料內(nèi)，隧穿勢壘大為降低。

半浮柵晶體管的這種結(jié)構(gòu)設(shè)計可以讓半浮柵晶體管的數(shù)據(jù)擦寫更加容易和迅速，整個過程都可以在低電壓條件下完成，為實現(xiàn)芯片低功耗運行創(chuàng)造了條件。

目前復(fù)旦大學(xué)與上海集成電路研發(fā)中心(ICRD)、華力合作研發(fā)基于40nm平臺的新型半浮柵晶體管。與華力現(xiàn)有的40nm平臺工藝相比，需要增加額外五張光罩來定義半浮柵器件。

和傳統(tǒng)的邏輯工藝相比，浮柵制程相對而言比較特殊，具體工藝步驟就目前的工藝而言，有兩個潛在的問題需要解決：一是半浮柵多晶硅生長后硼的離子注入沒有任何阻擋層，會直接打穿浮柵導(dǎo)致邏輯區(qū)域的器件性能偏移；二是半浮柵多晶硅的化學(xué)機械研磨沒有阻擋層，只能依靠按時模式(by time mode)，厚度的均勻性會很差。

技術(shù)實現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是針對現(xiàn)有技術(shù)中存在上述缺陷，提供一種能夠防止邏輯器件性能偏移而且能夠改善半浮柵厚度的均勻性的半浮柵晶體管工藝方法。

為了實現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明，提供了一種半浮柵晶體管工藝方法，包括：

第一步驟：襯底中形成半浮柵阱區(qū)，在襯底表面形成氧化物層，并且在半浮柵阱區(qū)中形成由隔離區(qū)隔開的半浮柵凹槽，去除半浮柵阱區(qū)表面特定區(qū)域的氧化物層以露出襯底；

第二步驟：在襯底表面沉積第一柵極多晶硅層，所述第一柵極多晶硅層填充了半浮柵凹槽；

第三步驟：在第一柵極多晶硅層表面形成阻擋層；

第四步驟：去除一部分阻擋層，其中所述一部分阻擋層覆蓋了半浮柵凹槽和所述特定區(qū)域；

第五步驟：沉積第二柵極多晶硅層；

第六步驟：對第二柵極多晶硅層和第一對柵極多晶硅層進行全覆蓋離子注入；

第七步驟：對全覆蓋離子注入后的半導(dǎo)體結(jié)構(gòu)進行退火，使得多晶硅經(jīng)由所述特定區(qū)域進入襯底；

第八步驟：對退火后的半導(dǎo)體結(jié)構(gòu)進行表面平坦化處理，以露出剩余的阻擋層；

第九步驟：執(zhí)行光刻和刻蝕工藝以去除剩余的阻擋層，并且部分地去除第一對柵極多晶硅層，僅留下部分第一對柵極多晶硅層，所述部分第一對柵極多晶硅層填充了半浮柵凹槽并且覆蓋了所述特定區(qū)域。

優(yōu)選地，半浮柵凹槽的高度為1200A。

優(yōu)選地，浮柵凹槽的寬度為60nm。

優(yōu)選地，第一柵極多晶硅層的平均厚度為300A。

優(yōu)選地，阻擋層的厚度為50A。

優(yōu)選地，第二柵極多晶硅層的平均厚度為500A。

優(yōu)選地，全覆蓋離子注入的元素是硼離子。

優(yōu)選地，全覆蓋離子注入的注入能量是5Kev。

優(yōu)選地，半浮柵阱區(qū)是P型摻雜的阱。

總之，本發(fā)明通過在浮柵工藝中增加一層氧化硅阻擋層和一張光罩對現(xiàn)有的浮柵工藝進行優(yōu)化，既防止了半浮柵離子注入的時候打穿柵級而導(dǎo)致邏輯器件性能偏移，又為半浮柵化學(xué)機械研磨提供了阻擋層，極大地改善了半浮柵厚度的均勻性。

附圖說明

結(jié)合附圖，并通過參考下面的詳細描述，將會更容易地對本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點和特征，其中：

圖1示意性地示出了根據(jù)本發(fā)明優(yōu)選實施例的半浮柵晶體管工藝方法的流程圖。

圖2至圖9示意性地示出了根據(jù)本發(fā)明優(yōu)選實施例的半浮柵晶體管工藝方法的各個步驟的器件結(jié)構(gòu)示意圖。

需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號。

具體實施方式

為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實施例和附圖對本發(fā)明的內(nèi)容進行詳細描述。

本發(fā)明通過在浮柵工藝中增加一層阻擋層(例如，大約50A的氧化硅)和一張光罩對現(xiàn)有的浮柵工藝進行優(yōu)化，既防止了半浮柵離子注入的時候打穿柵 級而導(dǎo)致邏輯器件性能偏移，又為半浮柵化學(xué)機械研磨提供了阻擋層，極大地改善了半浮柵厚度的均勻性。

圖2至圖9示意性地示出了根據(jù)本發(fā)明優(yōu)選實施例的半浮柵晶體管工藝方法的各個步驟的器件結(jié)構(gòu)示意圖。

具體地，如圖2至圖9所示，根據(jù)本發(fā)明優(yōu)選實施例的半浮柵晶體管工藝方法包括：

第一步驟：襯底100中形成半浮柵阱區(qū)10，在襯底100表面形成氧化物層30，并且在半浮柵阱區(qū)10中形成由隔離區(qū)隔開的半浮柵凹槽20，去除半浮柵阱區(qū)10表面特定區(qū)域31的氧化物層30以露出襯底，如圖1所示；

一般，襯底100為硅襯底。例如，半浮柵阱區(qū)10是P型摻雜的阱。

優(yōu)選地，半浮柵凹槽20的高度為1200A。而且優(yōu)選地，半浮柵凹槽20的寬度為60nm。

第二步驟：在襯底100表面沉積第一柵極多晶硅層40，所述第一柵極多晶硅層40填充了半浮柵凹槽20，如圖2所示；

例如，第一柵極多晶硅層40的平均厚度為300A。

第三步驟：在第一柵極多晶硅層40表面形成阻擋層50，如圖3所示；

優(yōu)選地，阻擋層50的厚度為50A。

第四步驟：去除一部分阻擋層，其中所述一部分阻擋層覆蓋了半浮柵凹槽20和所述特定區(qū)域31，如圖4所示；

第五步驟：沉積第二柵極多晶硅層60，如圖5所示；

例如，第二柵極多晶硅層60的平均厚度為500A。

第六步驟：對第二柵極多晶硅層60和第一對柵極多晶硅層40進行全覆蓋離子注入，如圖6所示；

優(yōu)選地，全覆蓋離子注入的元素是硼離子。而且優(yōu)選地，全覆蓋離子注入的注入能量是5Kev。

第七步驟：對全覆蓋離子注入后的半導(dǎo)體結(jié)構(gòu)進行退火，使得多晶硅經(jīng)由 所述特定區(qū)域31進入襯底100，如圖7所示；

第八步驟：對退火后的半導(dǎo)體結(jié)構(gòu)進行表面平坦化處理，以露出剩余的阻擋層50，如圖8所示；

第九步驟：執(zhí)行光刻和刻蝕工藝以去除剩余的阻擋層50，并且部分地去除第一對柵極多晶硅層40，僅留下部分第一對柵極多晶硅層，所述部分第一對柵極多晶硅層填充了半浮柵凹槽20并且覆蓋了所述特定區(qū)域31。

總之，本發(fā)明通過在浮柵工藝中增加一層氧化硅阻擋層和一張光罩對現(xiàn)有的浮柵工藝進行優(yōu)化，既防止了半浮柵離子注入的時候打穿柵級而導(dǎo)致邏輯器件性能偏移，又為半浮柵化學(xué)機械研磨提供了阻擋層，極大地改善了半浮柵厚度的均勻性。

需要說明的是，除非特別說明或者指出，否則說明書中的術(shù)語“第一”、“第二”、“第三”等描述僅僅用于區(qū)分說明書中的各個組件、元素、步驟等，而不是用于表示各個組件、元素、步驟之間的邏輯關(guān)系或者順序關(guān)系等。

可以理解的是，雖然本發(fā)明已以較佳實施例披露如上，然而上述實施例并非用以限定本發(fā)明。對于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。