本發(fā)明涉及半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種具有虛設(shè)圖案的半導(dǎo)體設(shè)備。

背景技術(shù)：

如現(xiàn)有技術(shù)中已知的，可以在MOS(metal oxide semiconductor，金屬氧化物半導(dǎo)體)晶體管的溝道區(qū)域引入應(yīng)力(stress)來(lái)增加載子遷移率，進(jìn)而增強(qiáng)MOS晶體管的性能。一般地，對(duì)于NMOS設(shè)備，希望在源極至漏極方向的溝道區(qū)域引起拉伸應(yīng)力(tensile stress)；對(duì)于PMOS設(shè)備，希望在源極至漏極方向的溝道區(qū)域引起壓縮應(yīng)力(compressive stress)。為了在MOS晶體管的溝道區(qū)中引起應(yīng)力，在MOS設(shè)備的源區(qū)和漏區(qū)形成外延生長(zhǎng)的應(yīng)力源(stressor)。

但是，現(xiàn)有技術(shù)受到微負(fù)載效應(yīng)(micro-loading effect)的影響。微負(fù)載效應(yīng)的產(chǎn)生是由于單晶粒(single die)上外延生長(zhǎng)的應(yīng)力源的圖案密度不同。微負(fù)載效應(yīng)導(dǎo)致了高密度區(qū)和低密度區(qū)之間的外延生長(zhǎng)速率的變化。由于增長(zhǎng)速率不同，生成的應(yīng)力源薄膜(film)的厚度變?yōu)榉蔷鶆颉Ａ硗?，在隔離的主動(dòng)區(qū)(active region)中的外延應(yīng)力源的位置一般不同于密集封裝(densely packed)的主動(dòng)區(qū)中的外延應(yīng)力源的位置。如此，非均勻性可能改變外延應(yīng)力源的應(yīng)力水平，并且不利地影響設(shè)備性能。

相應(yīng)地，在半導(dǎo)體工業(yè)中，對(duì)于提供改進(jìn)的半導(dǎo)體設(shè)備和方法存在強(qiáng)烈的需要，該半導(dǎo)體設(shè)備和方法可用于緩解微負(fù)載效應(yīng)并且同時(shí)克服現(xiàn)有技術(shù)的不足。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明實(shí)施例提供了一種具有虛設(shè)圖案的半導(dǎo)體設(shè)備，可以在SiC(silicon carbide，碳化硅)的外延生長(zhǎng)期間，緩解微負(fù)載效應(yīng)。

本發(fā)明實(shí)施例提供了一種具有虛設(shè)圖案的半導(dǎo)體設(shè)備，包括：

半導(dǎo)體基底，所述半導(dǎo)體基底上具有位于內(nèi)部區(qū)域和外部區(qū)域之間的中間 環(huán)形區(qū)域；

碳化硅設(shè)備，位于所述半導(dǎo)體基底上的所述內(nèi)部區(qū)域內(nèi)；

多個(gè)第一虛設(shè)圖案，位于所述半導(dǎo)體基底上的所述中間環(huán)形區(qū)域內(nèi)，其中所述多個(gè)第一虛設(shè)圖案中的至少一個(gè)含有碳化硅；以及

多個(gè)第二虛設(shè)圖案，位于所述半導(dǎo)體基底上的所述外部區(qū)域內(nèi)，其中所述第二虛設(shè)圖案不含有碳化硅。

本發(fā)明實(shí)施例提供了一種具有虛設(shè)圖案的半導(dǎo)體設(shè)備，包括：

半導(dǎo)體基底，所述半導(dǎo)體基底上具有位于內(nèi)部區(qū)域和外部區(qū)域之間的中間環(huán)形區(qū)域；

碳化硅設(shè)備，位于所述半導(dǎo)體基底上的所述內(nèi)部區(qū)域內(nèi)；以及

多個(gè)第一虛設(shè)圖案，位于所述半導(dǎo)體基底上的所述中間環(huán)形區(qū)域內(nèi)，其中所述多個(gè)第一虛設(shè)圖案中的至少一個(gè)含有碳化硅；

其中，所述多個(gè)第一虛設(shè)圖案包括：虛設(shè)多晶硅圖案和碳化硅嵌入虛設(shè)擴(kuò)散區(qū)域；其中所述虛設(shè)多晶硅圖案和所述碳化硅嵌入虛設(shè)擴(kuò)散區(qū)域以交替的方式設(shè)置于所述中間環(huán)形區(qū)域內(nèi)。

其中，所述虛設(shè)多晶硅圖案和所述碳化硅嵌入虛設(shè)擴(kuò)散區(qū)域不發(fā)生重疊。

本發(fā)明實(shí)施例提供了一種具有虛設(shè)圖案的半導(dǎo)體設(shè)備，包括：

半導(dǎo)體基底，所述半導(dǎo)體基底上具有位于內(nèi)部區(qū)域和外部區(qū)域之間的中間環(huán)形區(qū)域；

碳化硅設(shè)備，位于所述半導(dǎo)體基底上的所述內(nèi)部區(qū)域內(nèi)；以及

多個(gè)第一虛設(shè)圖案，位于所述半導(dǎo)體基底上的所述中間環(huán)形區(qū)域內(nèi)，并且所述多個(gè)第一虛設(shè)圖案中的至少一個(gè)含有碳化硅；

其中，所述碳化硅設(shè)備為N溝道金屬氧化物半導(dǎo)體晶體管。

本發(fā)明實(shí)施例提供了一種具有虛設(shè)圖案的半導(dǎo)體設(shè)備，包括：

半導(dǎo)體基底，所述半導(dǎo)體基底上具有位于內(nèi)部區(qū)域和外部區(qū)域之間的中間環(huán)形區(qū)域；

碳化硅設(shè)備，位于所述半導(dǎo)體基底上的所述內(nèi)部區(qū)域內(nèi)；以及

多個(gè)第一虛設(shè)圖案，位于所述半導(dǎo)體基底上的所述中間環(huán)形區(qū)域內(nèi)，并且所述多個(gè)第一虛設(shè)圖案中的至少一個(gè)含有碳化硅；

其中所述碳化硅設(shè)備作為混合信號(hào)電路、射頻電路或模擬電路的電路組成部分。

本發(fā)明實(shí)施例提供了一種具有虛設(shè)圖案的半導(dǎo)體設(shè)備，包括：

半導(dǎo)體基底，所述半導(dǎo)體基底上具有位于內(nèi)部區(qū)域和外部區(qū)域之間的中間環(huán)形區(qū)域；

碳化硅設(shè)備，位于所述半導(dǎo)體基底上的所述內(nèi)部區(qū)域內(nèi)；

多個(gè)胞狀碳化硅嵌入虛設(shè)圖案，位于所述半導(dǎo)體基底上的所述中間環(huán)形區(qū)域內(nèi)；其中每個(gè)胞狀碳化硅嵌入虛設(shè)圖案除了沒(méi)有接點(diǎn)以外，具有與所述碳化硅設(shè)備相同的結(jié)構(gòu)；以及

多個(gè)胞狀無(wú)碳化硅虛設(shè)圖案，位于所述外部區(qū)域內(nèi)。

其中，所述碳化硅設(shè)備被淺溝槽隔離進(jìn)行電性隔離。

其中，所述碳化硅設(shè)備為N溝道金屬氧化物半導(dǎo)體晶體管。

其中，所述碳化硅設(shè)備包括：柵極堆疊、N⁺源極擴(kuò)散區(qū)域、N⁺漏極擴(kuò)散區(qū)域和位于所述N⁺源極擴(kuò)散區(qū)域和所述N⁺漏極擴(kuò)散區(qū)域之間的N溝道。

其中，還包括：形成于所述N⁺源極擴(kuò)散區(qū)域和所述N⁺漏極擴(kuò)散區(qū)域之上的碳化硅應(yīng)力源層。

其中，所述每個(gè)胞狀碳化硅嵌入虛設(shè)圖案包括：虛設(shè)柵極、虛設(shè)N⁺擴(kuò)散區(qū)域、虛設(shè)N⁺擴(kuò)散區(qū)域、以及碳化硅層，所述碳化硅層形成于所述虛設(shè)N⁺擴(kuò)散區(qū)域和虛設(shè)N⁺擴(kuò)散區(qū)域之上。

其中，所述碳化硅設(shè)備作為混合信號(hào)電路、射頻電路或模擬電路的電路組成部分。

本發(fā)明實(shí)施例的有益效果是：

本發(fā)明實(shí)施例通過(guò)在中間環(huán)形區(qū)域添加SiC虛設(shè)圖案，從而緩解SiC生長(zhǎng)的微負(fù)載效應(yīng)。

附圖說(shuō)明

圖1是根據(jù)本發(fā)明第一實(shí)施例的SiC設(shè)備和SiC虛設(shè)圖案的布局的俯視示意圖；

圖2是根據(jù)本發(fā)明第二實(shí)施例的SiC設(shè)備和SiC嵌入(SiC-embedded)虛設(shè)圖案的布局的俯視示意圖；

圖3是沿圖2的線I-I的橫截面示意圖；

圖4是根據(jù)本發(fā)明第三實(shí)施例的SiC設(shè)備和SiC嵌入虛設(shè)圖案的布局的俯視示意圖；

圖5是沿圖4的線II-II的橫截面示意圖；

圖6是根據(jù)本發(fā)明第四實(shí)施例的SiC設(shè)備和SiC嵌入虛設(shè)圖案的布局的俯 視示意圖。

具體實(shí)施方式

為了使本發(fā)明所解決的技術(shù)問(wèn)題、技術(shù)方案及有益效果更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

在本發(fā)明說(shuō)明書(shū)和實(shí)施例中“SiC嵌入(SiC-embedded)虛設(shè)圖案”是指虛設(shè)圖案中嵌入了SiC。其中“胞狀SiC嵌入虛設(shè)圖案”是胞狀的嵌入了SiC的虛設(shè)圖案。

本發(fā)明關(guān)于具有SiC嵌入虛設(shè)圖案(dummy pattern)圍繞的改進(jìn)的SiC設(shè)備。該SiC設(shè)備能夠抵消或中和SiC的外延生長(zhǎng)期間的微負(fù)載效應(yīng)。該SiC設(shè)備可以作為混合信號(hào)電路、RF(radio frequency，射頻)電路或模擬電路的電路組成部分。

圖1是根據(jù)本發(fā)明第一實(shí)施例的SiC設(shè)備和SiC虛設(shè)圖案的布局的俯視示意圖。如圖1所示，SiC設(shè)備100形成于基底1中的獨(dú)立區(qū)域(isolated region)10內(nèi)?；?可以是硅基底、SOI(silicon-on-insulator，絕緣層上覆硅)基底或者其它適合的半導(dǎo)體基底。該SiC設(shè)備100可以包括但不限制于NMOS(N-channel metal-oxide-semiconductor，N溝道金屬氧化物半導(dǎo)體)晶體管或者雙極型晶體管。例如，該SiC設(shè)備100可以是NMOS晶體管，該SiC設(shè)備100包括柵極堆疊(gate stack)101，N⁺源極擴(kuò)散區(qū)域(N⁺source diffusion region)102和N⁺漏極擴(kuò)散區(qū)域(N⁺drain diffusion region)103。

P井12形成于基底1中的獨(dú)立區(qū)域10中。其中SiC設(shè)備100是在P井12中制造的。N⁺源極擴(kuò)散區(qū)域102和N⁺漏極擴(kuò)散區(qū)域103均包括外延生成的SiC應(yīng)力源層(SiC stressor layer)。STI(shallow trench isolation，淺溝槽隔離)14形成于基底1中并且電性隔離SiC設(shè)備100。

一般地，在源極區(qū)域和漏極區(qū)域中生長(zhǎng)SiC應(yīng)力源層之前的步驟包括：在半導(dǎo)體基底上形成柵極堆疊，在柵極堆疊的邊墻(side wall)上形成襯墊(spacer)，以及在硅基底中沿柵極襯墊形成凹陷(recess)。然后，可以在凹陷外延生長(zhǎng)SiC應(yīng)力源層并退火。可以采用現(xiàn)有中已知的任何合適的方法形成SiC應(yīng)力源層，例如選擇性外延生長(zhǎng)(Selective epitaxial growth，選擇性外延生長(zhǎng))方法。

為了有效抵消SiC生長(zhǎng)的微負(fù)載效應(yīng)，添加多個(gè)SiC虛設(shè)圖案20至中間環(huán) 形區(qū)域300。中間環(huán)形區(qū)域300位于內(nèi)部區(qū)域200和外部區(qū)域400之間，其中SiC設(shè)備100置于內(nèi)部區(qū)域200中。SiC虛設(shè)圖案20圍繞SiC設(shè)備100。SiC虛設(shè)圖案20為主動(dòng)區(qū)域(active area)，該SiC虛設(shè)圖案20與該SiC設(shè)備100的主動(dòng)區(qū)域或者OD(oxide define，氧化物限定)區(qū)域一起定義。在這些主動(dòng)區(qū)域中生長(zhǎng)SiC的同時(shí)，在SiC設(shè)備的N⁺源極擴(kuò)散區(qū)域102和N⁺漏極擴(kuò)散區(qū)域103中生長(zhǎng)SiC應(yīng)力源層。

請(qǐng)參考圖2和圖3，圖2是根據(jù)本發(fā)明第二實(shí)施例的SiC設(shè)備和SiC嵌入虛設(shè)圖案的布局的俯視示意圖；圖3是沿圖2的線I-I的橫截面示意圖。其中，相同的數(shù)字號(hào)碼指示相同的區(qū)域、元件或者層。

如圖2和圖3所示，SiC設(shè)備100形成于基底1的P井12中。基底1可以是硅基底、SOI基底或者其它適合的半導(dǎo)體基底。根據(jù)第二實(shí)施例，SiC設(shè)備100可以包括但不限制于NMOS晶體管，該SiC設(shè)備100包括柵極堆疊101、N⁺源極擴(kuò)散區(qū)域102和N⁺漏極擴(kuò)散區(qū)域103。SiC應(yīng)力源層102a形成于N⁺源極擴(kuò)散區(qū)域102之上并且SiC應(yīng)力源層103a形成于N⁺漏極擴(kuò)散區(qū)域103之上。STI14形成于基底1中，以電性隔離SiC設(shè)備100。

在這個(gè)實(shí)施例中，在SiC設(shè)備100的周圍，提供了多個(gè)SiC嵌入虛設(shè)擴(kuò)散區(qū)域(SiC-embedded dummy fiffusion region)32和多個(gè)虛設(shè)多晶硅圖案34。如圖2所示，該多個(gè)SiC嵌入虛設(shè)擴(kuò)散區(qū)域32和該多個(gè)虛設(shè)多晶硅圖案34一起圍繞該SiC設(shè)備100，并且以交替的方式布置該多個(gè)SiC嵌入虛設(shè)擴(kuò)散區(qū)域32和該多個(gè)虛設(shè)多晶硅圖案34，該布置類似于棋盤(pán)圖案。但是，其它任何使得SiC嵌入虛設(shè)擴(kuò)散區(qū)域32出現(xiàn)在SiC設(shè)備100的周圍的布置也是可以使用的。

參考圖3，為了有效抵消SiC生長(zhǎng)的微負(fù)載效應(yīng)，在每個(gè)SiC嵌入虛設(shè)擴(kuò)散區(qū)域32中生長(zhǎng)虛設(shè)SiC層32a。該虛設(shè)SiC層32a與SiC應(yīng)力源層102a和103a同時(shí)生長(zhǎng)。如圖3所示，虛設(shè)多晶硅圖案34是直接位于STI14的上面并且與SiC嵌入虛設(shè)擴(kuò)散區(qū)域32不重疊。

如圖2和3所示，多個(gè)SiC嵌入虛設(shè)擴(kuò)散區(qū)域32和多個(gè)虛設(shè)多晶硅圖案34是置于中間環(huán)形區(qū)域300中。該中間環(huán)形區(qū)域300位于內(nèi)部區(qū)域200和外部區(qū)域400之間，其中SiC設(shè)備100置于內(nèi)部區(qū)域200中。

在外部區(qū)域400中，提供了多個(gè)虛設(shè)多晶硅圖案34和多個(gè)無(wú)SiC(SiC-free)虛設(shè)擴(kuò)散區(qū)域36。術(shù)語(yǔ)“無(wú)SiC(SiC-free)”是指其中不包含SiC。在無(wú)SiC虛設(shè)擴(kuò)散區(qū)域36中沒(méi)有生長(zhǎng)SiC。相似地，以交替的方式(但不是限制)布置虛 設(shè)多晶硅圖案34和無(wú)SiC虛設(shè)擴(kuò)散區(qū)域36。每個(gè)虛設(shè)多晶硅圖案形成于STI14上。類似地，在外部區(qū)域400中，虛設(shè)多晶硅圖案34與無(wú)SiC虛設(shè)擴(kuò)散區(qū)域36不發(fā)生重疊。

請(qǐng)參考圖4和圖5，圖4是根據(jù)本發(fā)明第三實(shí)施例的SiC設(shè)備和SiC嵌入虛設(shè)圖案的布局的俯視示意圖；圖5是沿圖4的線II-II的橫截面示意圖。如圖4所示，SiC設(shè)備100形成于基底1的P井12之中。基底1可以是硅基底、SOI基底或者其它合適的半導(dǎo)體基底。根據(jù)第三實(shí)施例，SiC設(shè)備100可以包括但不限制于NMOS晶體管，該SiC設(shè)備100包括柵極堆疊101，N⁺源極擴(kuò)散區(qū)域102和N⁺漏極擴(kuò)散區(qū)域103，以及N⁺源極擴(kuò)散區(qū)域102和N⁺漏極擴(kuò)散區(qū)域103之間的N溝道。SiC應(yīng)力源層102a和103a分別形成于N⁺源極擴(kuò)散區(qū)域102和N⁺漏極擴(kuò)散區(qū)域103之上。STI14形成在基底1中并且電性隔離SiC設(shè)備100。

根據(jù)第三實(shí)施例，多個(gè)胞狀(cell-like)SiC嵌入虛設(shè)圖案332置于中間環(huán)形區(qū)域300中。其中，中間環(huán)形區(qū)域300位于內(nèi)部區(qū)域200和外部區(qū)域400之間。SiC設(shè)備100可以置于內(nèi)部區(qū)域200中。多個(gè)胞狀無(wú)SiC虛設(shè)圖案432置于外層區(qū)域400中。

在這個(gè)實(shí)施例中，同時(shí)制造胞狀SiC嵌入虛設(shè)圖案332和SiC設(shè)備100。因此，除了沒(méi)有接點(diǎn)(contact)形成于胞狀SiC嵌入虛設(shè)圖案332之上外，每個(gè)胞狀SiC嵌入虛設(shè)圖案332可以具有與SiC設(shè)備100相同的結(jié)構(gòu)。也就是說(shuō)，每個(gè)胞狀SiC嵌入虛設(shè)圖案332具有虛設(shè)柵極301、虛設(shè)N⁺擴(kuò)散區(qū)域302和虛設(shè)N⁺擴(kuò)散區(qū)域303。SiC層302a和303a分別形成于虛設(shè)N⁺擴(kuò)散區(qū)域302和虛設(shè)N⁺擴(kuò)散區(qū)域303之上。

每個(gè)胞狀無(wú)SiC虛設(shè)圖案432置于外部區(qū)域400中，每個(gè)胞狀無(wú)SiC虛設(shè)圖案432除了沒(méi)有接點(diǎn)和SiC層以外，具有和SiC設(shè)備100相同的結(jié)構(gòu)。如圖5所示，每個(gè)胞狀無(wú)SiC虛設(shè)圖案432具有虛設(shè)柵極401、虛設(shè)N⁺擴(kuò)散區(qū)域402和虛設(shè)N⁺擴(kuò)散區(qū)域403。在虛設(shè)N⁺擴(kuò)散區(qū)域402和虛設(shè)N⁺擴(kuò)散區(qū)域403之上并不形成SiC層。

圖6是根據(jù)本發(fā)明第四實(shí)施例的SiC設(shè)備和SiC嵌入虛設(shè)圖案的布局的俯視示意圖。如圖6所示，SiC設(shè)備100a形成于內(nèi)部區(qū)域200中。多個(gè)胞狀SiC嵌入虛設(shè)圖案332a形成于環(huán)繞內(nèi)部區(qū)域200的中間環(huán)形區(qū)域300中。多個(gè)胞狀無(wú)SiC虛設(shè)圖案432a形成于外部區(qū)域400中。

胞狀SiC嵌入虛設(shè)圖案332a可以與SiC設(shè)備100a同時(shí)制造。因此，除了胞 狀SiC嵌入虛設(shè)圖案332a之上沒(méi)有接點(diǎn)之外，每個(gè)胞狀SiC嵌入虛設(shè)圖案332a可以具有與SiC設(shè)備100a相同的結(jié)構(gòu)。置于外部區(qū)域400中的每個(gè)胞狀無(wú)SiC虛設(shè)圖案432a除了沒(méi)有接點(diǎn)和SiC層之外，可以具有與SiC設(shè)備100a相同的結(jié)構(gòu)。

第四實(shí)施例體現(xiàn)在圖6中的一個(gè)恰當(dāng)?shù)奶匦允牵禾砑佣鄠€(gè)多晶硅虛設(shè)圖案502至中間環(huán)形區(qū)域300中。在這個(gè)實(shí)施例中，這些多晶硅虛設(shè)圖案502是置于STI14上并且位于胞狀SiC嵌入虛設(shè)圖案332a之間。通過(guò)添加這些多晶硅虛設(shè)圖案502，可以改善多晶硅臨界尺寸(critical dimension，CD)。

本發(fā)明實(shí)施例NMOS的周圍的虛設(shè)圖案中添加SiC，可以改進(jìn)SiC設(shè)備的非均勻性，從而緩解微負(fù)載效應(yīng)。

以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。