一種半浮柵器件及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體存儲(chǔ)器技術(shù)領(lǐng)域，具體涉及一種采用異質(zhì)結(jié)作為漏極的半浮柵器件及其制備方法。
【背景技術(shù)】
[0002]揮發(fā)性存儲(chǔ)器(Nonvolatile memory, NVM)可以在斷電情況的長(zhǎng)期存儲(chǔ)數(shù)據(jù)，而非揮發(fā)性存儲(chǔ)器主流結(jié)構(gòu)是浮柵晶體管。
[0003]為了進(jìn)一步提高浮柵半導(dǎo)體存儲(chǔ)器的性能，提出了半浮柵晶體管(Sem1-FloatingGate Transistor, SFGT)的概念，在器件漏區(qū)與浮柵晶體管的絕緣層處開一個(gè)窗口，通過嵌入隧穿場(chǎng)效應(yīng)晶體管(Tunneling Field Effect Transistor, TFET)對(duì)浮柵進(jìn)行充放電。半浮柵晶體管利用遂穿晶體管的帶間遂穿機(jī)制(Band-to-Band Tunneling)降低了器件的工作電壓，提高了器件的存儲(chǔ)速度。
[0004]半浮柵存儲(chǔ)器可以取代一部分的靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)。傳統(tǒng)SRAM需用6個(gè)MOSFET晶體管才能構(gòu)成一個(gè)存儲(chǔ)單元，集成度較低，占用面積大。半浮柵晶體管則可以單個(gè)晶體管構(gòu)成一個(gè)存儲(chǔ)單元，存儲(chǔ)速度接近由6個(gè)晶體管構(gòu)成的SRAM存儲(chǔ)單元。因此，由半浮柵晶體管(SFGT)構(gòu)成的SRAM單元面積更小，密度相比傳統(tǒng)SRAM大約可提高10倍。半浮柵晶體管還可以應(yīng)用于動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)領(lǐng)域。其基本單元由ITlC構(gòu)成，也就是一個(gè)晶體管加一個(gè)電容的結(jié)構(gòu)。由于其電容需要保持一定電荷量來有效地存儲(chǔ)信息，無法像MOSFET那樣持續(xù)縮小尺寸。業(yè)界通常通過挖“深槽”等手段制造特殊結(jié)構(gòu)的電容來縮小其占用的面積，但隨著存儲(chǔ)密度提升，電容加工的技術(shù)難度和成本大幅度提高。因此，業(yè)界一直在尋找可以用于制造DRAM的無電容器件技術(shù)，而半浮柵晶體管構(gòu)成的DRAM無需電容器便可實(shí)現(xiàn)傳統(tǒng)DRAM全部功能，不但成本大幅降低，而且集成度更高，讀寫速度更快。
[0005]圖1是現(xiàn)有的半浮柵器件的剖面示意圖，其包括:在半導(dǎo)體襯底100內(nèi)形成具有半導(dǎo)體襯底相反摻雜類型的源區(qū)102和漏區(qū)103，半導(dǎo)體襯底100可以為單晶硅、多晶硅或者絕緣體上的硅。在半導(dǎo)體襯底100內(nèi)、介于源區(qū)102和漏區(qū)103之間形成有器件的平面溝道區(qū)116，平面溝道區(qū)116是該半導(dǎo)體存儲(chǔ)器在進(jìn)行工作時(shí)形成的反型層。在源區(qū)102和漏區(qū)103內(nèi)還分別形成尚慘雜濃度的慘雜區(qū)111和慘雜區(qū)112，慘雜區(qū)111和慘雜區(qū)112與源區(qū)和漏區(qū)具有相同的摻雜類型。
[0006]在源區(qū)102、溝道區(qū)116和漏區(qū)103之上形成有第一層絕緣層104，且在漏區(qū)103之上形成第一層絕緣層104和浮柵開口區(qū)域105形成一個(gè)作為電荷存儲(chǔ)節(jié)點(diǎn)的浮柵107，浮柵107具有與漏區(qū)103相反的摻雜類型，且浮柵107中摻雜雜質(zhì)會(huì)通過浮柵開口區(qū)域105擴(kuò)散至漏區(qū)103中形成擴(kuò)散區(qū)106，從而通過浮柵開口區(qū)域105在浮柵107與漏區(qū)103之間形成一個(gè)PN結(jié)二極管。
[0007]覆蓋浮柵107和所述PN結(jié)二極管結(jié)構(gòu)形成有第二層絕緣層108。在第二層絕緣層108之上、覆蓋并包圍浮柵107形成有器件的控制柵109。在控制柵109的兩側(cè)還形成有側(cè)墻110。該半導(dǎo)體存儲(chǔ)器還包括由導(dǎo)電材料形成的用于將源區(qū)102、控制柵109、漏區(qū)103、半導(dǎo)體襯底100與外部電極相連接的源區(qū)的接觸113、控制柵的接觸114、漏區(qū)接觸115和襯底接觸117。
[0008]以N型半浮柵器件為例，當(dāng)控制柵109施加負(fù)偏壓并且漏區(qū)103施加正偏壓時(shí)，擴(kuò)散區(qū)106、漏區(qū)103與漏區(qū)摻雜區(qū)112形成一個(gè)平面TFET，此時(shí)TFET溝道形成P型溝道，并在漏區(qū)103與漏區(qū)擴(kuò)散區(qū)112之間發(fā)生帶間遂穿，此時(shí)電流由漏區(qū)摻雜區(qū)112經(jīng)過溝道流入半浮柵107之中，半浮柵中的電荷增加，該過程即為寫入邏輯“I”；當(dāng)控制柵109施加正偏壓并且漏區(qū)103施加負(fù)偏壓，擴(kuò)散區(qū)106與漏區(qū)103構(gòu)成的PN結(jié)二極管正偏，使得半浮柵107中存儲(chǔ)的電荷釋放，半浮柵中的電荷減少，該過程即為寫入邏輯“O”的過程。這樣電荷注入和釋放過程不同于傳統(tǒng)浮柵器件工作模式，使得器件的工作電壓大大降低，存儲(chǔ)速度提高。
[0009]但是如圖1所示的現(xiàn)有技術(shù)的SFGT具有以下缺陷:
[0010]嵌入的TFET為平面結(jié)構(gòu)，需要占據(jù)更多的襯底面積導(dǎo)致芯片的集成密度降低；
[0011]平面結(jié)構(gòu)的TFET在發(fā)生遂穿時(shí)漏電較高；
[0012]嵌入的硅材料的TFET禁帶寬度較高導(dǎo)致帶間遂穿的發(fā)生率不高，導(dǎo)致器件存儲(chǔ)速度降低。
[0013]因此，改進(jìn)現(xiàn)有的半浮柵器件，使其克服上述缺陷，是具有重要意義的。

【發(fā)明內(nèi)容】

[0014]為了克服以上問題，本發(fā)明旨在提供一種半浮柵器件及其制備方法，從而減小漏電缺陷，提高芯片的集成密度，以及提高器件的遂穿發(fā)生率和存儲(chǔ)速度。
[0015]為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種半浮柵器件，包括:一具有第一種摻雜類型的半導(dǎo)體襯底，在半導(dǎo)體襯底內(nèi)的有源區(qū)和場(chǎng)氧區(qū)，在有源區(qū)中一側(cè)的具有第二種摻雜類型的輕摻雜漏區(qū)，在所述輕摻雜漏區(qū)表面的具有浮柵開口的第一絕緣層，覆蓋所述浮柵開口和所述第一絕緣層的具有第一種摻雜類型的浮柵，位于所述浮柵開口下方所述漏區(qū)中的具有第一種摻雜類型的擴(kuò)散區(qū)，覆蓋所述浮柵和所述輕摻雜漏區(qū)表面的第二絕緣層，覆蓋所述第二絕緣層的具有第二種摻雜類型的控制柵，位于控制柵側(cè)壁的側(cè)墻，分別位于所述控制柵兩側(cè)的具有第二種摻雜類型的重?fù)诫s源區(qū)和第二種摻雜類型的重?fù)诫s漏區(qū)，以及所述重?fù)诫s源區(qū)、所述重?fù)诫s漏區(qū)、所述控制柵以及所述半導(dǎo)體襯底的引出極，其特征在于，還包括:在所述輕摻雜漏區(qū)中具有一凹槽區(qū)域，所述凹槽區(qū)域的深度小于所述輕摻雜漏區(qū)的深度；所述凹槽區(qū)域位于所述擴(kuò)散區(qū)和所述重?fù)诫s漏區(qū)之間，所述第二絕緣層覆蓋所述凹槽區(qū)域內(nèi)壁和底部，所述控制柵底部填充于所述凹槽區(qū)域中；所述重?fù)诫s漏區(qū)的材料為具有窄禁帶寬度的材料；所述控制柵在溝道長(zhǎng)度方向的長(zhǎng)度大于所述浮柵的長(zhǎng)度。
[0016]優(yōu)選地，所述第一層絕緣層或所述第二層絕緣層的材料由二氧化硅、氮化硅、氮氧化硅或者高介電常數(shù)的絕緣材料形成。
[0017]優(yōu)選地，所述浮柵的材料為第一種摻雜類型的多晶硅，所述控制柵由第二種摻雜類型的多晶硅、金屬或者合金形成。
[0018]優(yōu)選地，所述第一種摻雜類型為P型，所述第二種摻雜類型為N型。
[0019]優(yōu)選地，所述重?fù)诫s漏區(qū)的材料為SiGe。
[0020]優(yōu)選地，在所述有源區(qū)中另一側(cè)包括:具有第二種摻雜類型的輕摻雜源區(qū)，所述重?fù)诫s源區(qū)位于所述輕摻雜源區(qū)中。
[0021]為了實(shí)現(xiàn)上述目的，本發(fā)明還提供了一種上述的半浮柵器件的制備方法，其包括以下步驟:
[0022]步驟01:在具有第一種摻雜類型的半導(dǎo)體襯底中形成有源區(qū)和場(chǎng)氧區(qū)；
[0023]步驟02:經(jīng)光刻工藝和離子注入工藝，在所述有源區(qū)中一側(cè)形成所述具有第二種摻雜類型的輕摻雜漏區(qū)；
[0024]步驟03:在所述半導(dǎo)體襯底表面形成所述具有浮柵開口的第一絕緣層；
[0025]步驟04:在所述具有浮柵開口的第一絕緣層上形成所述浮柵，在所述浮柵開口下方的所述輕摻雜漏區(qū)中形成所述擴(kuò)散區(qū)；
[0026]步驟05:在所述擴(kuò)散區(qū)之外的所述輕摻雜漏區(qū)中形成所述凹槽區(qū)域；
[0027]步驟06:在完成所述步驟05的半導(dǎo)體襯底上依次沉積第二絕緣層材料和控制柵材料；
[0028]步驟07:經(jīng)光刻和刻蝕工藝，形成覆蓋于所述浮柵和所述凹槽區(qū)域的所述第二絕緣層和所述控制柵；
[0029]步驟08:在所述控制柵兩側(cè)形成側(cè)墻；
[0030]步驟09:對(duì)所述控制柵和未被所述控制柵覆蓋的所述半導(dǎo)體襯底進(jìn)行第二種摻雜類型的離子注入，形成位于所述控制柵與所述輕摻雜漏區(qū)相對(duì)一側(cè)的所述重?fù)诫s源區(qū)、所述具有第二種摻雜類型的控制柵、以及在所述漏區(qū)一側(cè)的原始重?fù)诫s漏區(qū)；
[0031]步驟10:去除所述原始重?fù)诫s漏區(qū)中的材料，以形成凹形漏區(qū)；
[0032]步驟11:在所述凹形漏區(qū)中生長(zhǎng)具有窄禁帶寬度的材料，經(jīng)離子注入形成所述具有第二種摻雜類型的重?fù)诫s漏區(qū)；
[0033]步驟12:形成所述重?fù)诫s源區(qū)、所述重?fù)诫s漏區(qū)、所述控制柵和所述半導(dǎo)體襯底的引出極。
[0034]優(yōu)選地，所述步驟02還包括:在所述有源區(qū)中另一側(cè)同時(shí)形成具有第二種摻雜類型的輕摻雜源區(qū)；所述步驟09中，所述重?fù)诫s源區(qū)形成于所述輕摻雜源區(qū)中。
[0035]優(yōu)選地，所述步驟02具體包括:在所述半導(dǎo)體襯底表面沉積一層硬掩膜層，利用光刻及刻蝕工藝圖案化硬掩膜層；以圖案化的硬掩膜層為掩膜，向所述有源區(qū)中進(jìn)行第二種摻雜類型的離子注入，