2015年8月27日提交的日本專利申請第2015-167933號的全部公布內容(包括說明書、附圖和摘要)通過引用并入本文。

技術領域

本發(fā)明涉及半導體器件以及制造半導體器件的方法，例如，其可適用于具有LDMOS晶體管的半導體器件。

背景技術：

LDMOSFET(橫向擴散金屬-氧化物-半導體場效應晶體管，LDMOS晶體管，橫向擴散MOSFET，或者LDMISFET，下文可簡稱為“LDMOS”)使用RESURF(降低表面電場)MOS晶體管作為常用結構。被研究的結構是通過下述方式獲得：在半導體襯底的表面上形成厚的氧化物膜并且在所述氧化物膜上放置柵極電極的漏極側邊緣，從而使柵極電極的漏極側邊緣之下的場強松弛(relax)。例如，專利文獻1至3公開了在漏極側邊緣具有厚氧化物膜的半導體器件。

[專利文獻]

[專利文獻1]日本未審查專利申請公開第2009-130021號

[專利文獻2]日本未審查專利申請公開第2014-107302號

[專利文獻3]WO/2015/079511

技術實現(xiàn)要素：

發(fā)現(xiàn)由發(fā)明人研究的LDMOS在其結構方面具有進一步改善的空間。

例如，在LDMOS中，HCI時產生的熱載流子的影響成為一個問題。

然而，專利文獻1(日本未審查專利申請公開第2009-130021號)描述的半導體器件具有增大的導通電阻，因為p⁺區(qū)域形成為LDMOS的電流通路。此外，在這樣的LDMOS結構中，在p⁺區(qū)域和n^-區(qū)域之間的結合部分不發(fā)生電場松弛。因此在HCI時LOCOS端部俘獲的熱電子不能被松弛。

在專利文獻2(日本未審查專利申請公布第2014-107302號)描述的半導體器件中，柵極氧化膜可以通過分割柵極電極而受到保護，不受HCI時產生的熱電子的影響，但是作為引起熱電子的位置的STI部分的電場不能被松弛。

專利文獻3(WO2015/079511)描述的半導體器件在漏極側具有擴散層區(qū)域，這樣漏極絕緣膜的溝道側區(qū)域中的電場不能被松弛，并且無法產生改善HCI的效果。此外，擴散層區(qū)域在其漏極側沒有柵極合金，這樣不能預期擊穿時有電場松弛。

因此，需要對能夠改善HCI相關特性的LDMOS的結構進行研究。

根據(jù)本文的描述和附圖，另外的問題和新穎特征是顯而易見的。

在本文描述的實施方式中，接下來將簡要列出一種典型的實施方式。

本文公開的一種實施方式所示的半導體器件具有：源極區(qū)域、漏極區(qū)域、溝道形成區(qū)域、位于溝道區(qū)域和漏極區(qū)域之間的絕緣區(qū)域、以及柵極電極。

絕緣區(qū)域具有縫，從該縫露出有源區(qū)域。相對于絕緣區(qū)域中央，該縫位于溝道形成區(qū)域的的那側。

本文公開的和下面的典型實施方式所示的半導體器件可具有改善的性能。

通過本文公開的下面的典型實施方式所示的制造半導體器件的方法，可以制造出具有改善性能的半導體器件。

附圖說明

圖1是顯示第一實施方式的半導體器件的結構的橫截面圖；

圖2是顯示第一實施方式的半導體器件的結構的示意性平面圖；

圖3是顯示第一實施方式的半導體器件的另一結構的橫截面圖；

圖4是顯示第一實施方式的半導體器件的另一結構的平面圖；

圖5是顯示第一實施方式的半導體器件的另一結構的平面圖；

圖6是顯示第一實施方式的半導體器件的制造步驟的橫截面圖；

圖7是顯示第一實施方式的半導體器件的制造步驟的橫截面圖；

圖8是顯示第一實施方式的半導體器件的制造步驟的平面圖；

圖9是顯示第一實施方式的半導體器件的制造步驟的橫截面圖；

圖10是顯示第一實施方式的半導體器件的制造步驟的平面圖；

圖11是顯示第一實施方式的半導體器件的制造步驟的橫截面圖；

圖12是顯示第一實施方式的半導體器件的制造步驟的橫截面圖；

圖13是顯示第一實施方式的半導體器件的制造步驟的平面圖；

圖14是顯示第一實施方式的半導體器件的制造步驟的橫截面圖；

圖15是顯示第一實施方式的半導體器件的制造步驟的橫截面圖；

圖16是顯示第一實施方式的對比實例的半導體器件的結構的橫截面圖；

圖17是顯示對比實例的半導體器件的IG-VGS波形的圖；

圖18A和圖18B均是顯示第一實施方式的半導體器件的IG-VGS波形的圖；

圖19是對比實例的圖的放大視圖；

圖20是顯示第一實施方式的半導體器件中柵極電流和距離S之間關系的圖；

圖21顯示了對比實例的半導體器件的電位分布和碰撞電離位置；

圖22顯示了第一實施方式的半導體器件的電位分布和碰撞電離位置；

圖23顯示了對比實例的半導體器件的電位分布和電流密度；

圖24顯示了第一實施方式的半導體器件的電位分布和電流密度；

圖25是顯示第二實施方式的應用實例1的半導體器件的結構的橫截面圖；

圖26是顯示第二實施方式的應用實例2的半導體器件的結構的橫截面圖；

圖27A和圖27B均是顯示擊穿電壓和n型半導體區(qū)域之間關系的圖；

圖28顯示了第一實施方式的半導體器件的電位分布和碰撞電離位置；

圖29顯示了第二實施方式的應用實例1的半導體器件的電位分布和碰撞電離位置；

圖30顯示了第二實施方式的應用實例2的半導體器件的電位分布和碰撞電離位置；

圖31A和圖31B均是顯示第三實施方式的應用實例1的半導體器件的結構的平面圖；

圖32是顯示第三實施方式的應用實例1的半導體器件的結構的平面圖；

圖33是顯示第三實施方式的應用實例2的半導體器件的結構的平面圖；

圖34是顯示第三實施方式的應用實例2的半導體器件的結構的平面圖；

圖35是顯示第三實施方式的應用實例3的半導體器件的結構的平面圖；

圖36是顯示第三實施方式的應用實例3的半導體器件的結構的平面圖；

圖37是顯示第三實施方式的應用實例4的半導體器件的結構的平面圖；

圖38是顯示第三實施方式的應用實例4的半導體器件的結構的平面圖；

圖39是用于描繪第三實施方式的應用實例5的半導體器件的平面圖；

圖40是顯示第三實施方式的應用實例5的半導體器件的結構的平面圖；

圖41是顯示第四實施方式的半導體器件的結構的橫截面圖；

圖42是顯示第四實施方式的半導體器件的柵極電流和距離S之間關系的圖；

圖43顯示了第四實施方式的半導體器件的電位分布和碰撞電離位置；以及

圖44顯示了第四實施方式的對比實例的半導體器件的電位分布和碰撞電離位置。

具體實施方式

為了方便起見，根據(jù)需要，在下文的實施方式中，將對本發(fā)明的描述分為多個部分或多個實施方式進行。除非另有特別說明，這些部分或實施方式不是彼此獨立的，其中一個部分或一種實施方式可以是另一部分或另一實施方式的一部分或整體的變形例、應用實例、具體描述、補充描述等。在下面的實施方式中，當提及元件的數(shù)字(包括數(shù)目、數(shù)值、數(shù)量、范圍等)時，該數(shù)字并不限于特定的數(shù)量，而是可以多于或少于該特定的數(shù)量，除非另有特別說明或原理上顯然該數(shù)字限定為特定數(shù)量。

而且，在接下來的實施方式中，組成元件(包括組成步驟等)不總是必需的，除非另有特別說明或者原理上顯然是必須的。類似地，在接下來的實施方式中，當涉及組成元件的形狀、位置關系等時，與其形狀等基本近似或類似的也包括在內，除非另有特別說明或者原理上顯然不是。這也適用于上面的數(shù)字(包括數(shù)目、數(shù)值、數(shù)量、范圍等)。

在下文中將根據(jù)一些附圖對本發(fā)明的實施方式進行詳細描述。在用于描述實施方式的所有附圖中，具有相同功能的部件將通過相同或類似的標記標識，將省略重復的描述。當出現(xiàn)多個類似的部件(部位)時，它們有時候由統(tǒng)一的標記表示，可以添加用于顯示單獨或特定部位的附圖標記等。在接下來的實施方式中，原則上不重復相同或類似部分的描述，除非另有特別需要。

甚至在接下來的實施方式所用的橫截面圖中，為了便于查看，也可以省略陰影線。另一方面，即使是平視圖，為了便于查看，也可以加陰影。

在橫截面圖和平面圖中，每個部位的尺寸不總是與實際裝置的對應，可以將一個特定部位相對放大以方便理解附圖。甚至在彼此對應的平面圖和橫截面圖中，相同的部位可以分別通過不同的尺寸表示。

【第一實施方式】

本實施方式的半導體器件將在下文中參考一些附圖進行具體描述。

對結構的描述

圖1是顯示本實施方式的半導體器件的結構的橫截面圖；以及圖2是顯示本實施方式的半導體器件的結構的示意性平面圖。例如，圖1對應沿圖2的線A-A截取的橫截面圖。圖2在其上側主要示出了n^-型外延層NEP的表面之下的結構部件的平面布局，同時在其下側示出了除了上側所示的結構部件之外還包括柵極電極GE的平面布局。

圖1和圖2所示的半導體器件具有p溝道型LDMOS晶體管。LDMOS晶體管還可稱為“橫向功率MOSFET”。

本實施方式的半導體器件位于半導體襯底S1上，該半導體襯底具有位于其支撐板上的n^-型外延層(半導體層)NEP。n^-型外延層(半導體層)NEP具有位于其下的n型埋置層(n型半導體區(qū)域)NBL。n型埋置層NBL是具有比n^-型外延層NEP的雜質濃度高的區(qū)域。半導體器件可直接形成于由半導體制成的襯底(半導體層)上。

圖1所示的半導體器件具有通過柵極絕緣膜GOX在半導體襯底S1(n^-型外延層NEP)之上形成的柵極電極GE(柵極電極部分GE1和GE2)，以及在柵極電極GE(柵極電極部分GE1和GE2)的兩側(圖1和圖2所在頁面的左側和右側)上形成的源極區(qū)域SR和漏極區(qū)域DR。

源極區(qū)域(p型半導體區(qū)域，p型雜質區(qū)域，或者p型擴散區(qū))SR和漏極區(qū)域(p型半導體區(qū)域，p型雜質區(qū)域，或者p型擴散區(qū))DR之間的n型半導體區(qū)域(NEP和NWL)稱為溝道形成區(qū)域CH。通過在溝道形成區(qū)域CH和漏極區(qū)域DR之間形成p型漂移區(qū)域PDR和漏極絕緣區(qū)域(field drain region：場消耗區(qū)域)STId，漏極區(qū)域DR側上的柵極電極GE的端部的電場可以被松弛(field plate effect：場板效應)。這可以提供具有升高的擊穿電壓的LDMOS。

在本實施方式中，漏極絕緣區(qū)域STId具有從其中露出有源區(qū)域AA的縫。換而言之，漏極絕緣區(qū)域STId具有位于其內的縫形有源區(qū)域AA。換而言之，進一步地，漏極絕緣區(qū)域STId具有第一絕緣部分STId1和第二絕緣部分STId2，并且具有位于這兩部分之間的有源區(qū)域AA。漏極絕緣區(qū)域STId的相對于縫形有源區(qū)AA位于溝道形成區(qū)域CH那側的(位于源極區(qū)域SR那側的)部分稱為“第一絕緣部分STId1”，而漏極絕緣區(qū)域STId的相對于縫形有源區(qū)域AA位于漏極區(qū)域DR那側的部分稱為“第二絕緣部分STId2”。

相對于漏極絕緣區(qū)域STId中央，有源區(qū)域AA位于溝道形成區(qū)域CH那側(源極區(qū)域SR那側)。換而言之，它位于漏極絕緣區(qū)域STId的X方向寬度WSTId的一半位置和漏極絕緣區(qū)域STId的在溝道形成區(qū)域那側(源極區(qū)域SR那側)的端部之間。X方向是溝道長度方向(柵極長度方向)，Y方向是溝道寬度方向(柵極寬度方向)。在不會導致任何特定矛盾的情形下，本文所述的寬度或長度分別是基于半導體襯底S1(n^-型外延層NEP)的表面上的寬度或長度。

有源區(qū)域AA具有引入其中的n型雜質。換而言之，有源區(qū)域AA具有位于其上部的n型半導體區(qū)域(雜質區(qū)域，NR)。

柵極電極GE從溝道形成區(qū)域CH上方延伸至位于漏極絕緣區(qū)域STId之上。更為具體而言，它從溝道形成區(qū)域CH的上方延伸，位于第二絕緣部分STId2之上，經過第一絕緣部分STId1的上方。然而，縫形有源區(qū)域AA上方不具有柵極電極GE，縫形有源區(qū)域AA的上方具有開口部分OA。柵極電極GE的相對于縫形有源區(qū)域AA的溝道形成區(qū)域CH那側(源極區(qū)域SR那側)的部分指定為柵極電極部分GE1，并且柵極電極GE的相對于縫形有源區(qū)域AA的漏極區(qū)域DR那側的部分指定為柵極部分GE2。

開口部分OA的X方向寬度WOA大于縫形有源區(qū)域AA的X方向寬度WAA。在漏極絕緣區(qū)域STId所包含的第一絕緣部分STId1和第二絕緣部分STId2中，第一絕緣部分STId1之上具有柵極電極部分GE1的位于漏極區(qū)域DR那側的端部，第二絕緣部分STId2之上具有柵極部分GE2。

因此，在本實施方式中，由于漏極絕緣區(qū)域STId具有從其中露出有源區(qū)域AA的縫并且該有源區(qū)域AA形成為n型半導體區(qū)域，因此，漏極絕緣區(qū)域STId在溝道形成區(qū)域那側(源極區(qū)域SR那側)的電場可以松弛。結果就是，熱載流子(熱電子或熱空穴)的產生數(shù)量可被減少并且可以改善HCI相關特性。術語“HCI”(熱載流子注入)是下述現(xiàn)象：溝道中的載流子(電子或空穴)由于高電場區(qū)域的場加速而獲得大量能量，克服位壘，注入柵極絕緣膜中并且被捕獲。在本實施描述的p溝道型LDMOS中，熱載流子的注入還可能發(fā)生在漏極絕緣區(qū)域STId溝道側的下端部。HCI還導致柵極絕緣膜擊穿以及使MISFET性能(例如臨界電壓(Vth)和轉移電導(gm))退化。然而，本實施方式如上所述地在改善HCI相關性能方面取得成功。

在柵極電極GE中，縫形有源區(qū)域AA之上具有所述開口部分OA，這可使擊穿電壓得到改善。

本實施方式的半導體器件的配置將在下文中進行更為具體的描述。

源極區(qū)域SR在n阱區(qū)域(n型半導體區(qū)域)NWL中。n阱區(qū)域NWL的雜質濃度比n^-型外延層NEP的雜質濃度高。n阱區(qū)域NWL、n^-型外延層NEP、以及柵極電極GE彼此重疊以形成溝道形成區(qū)域CH。漏極區(qū)域DR在p阱區(qū)域(p型半導體區(qū)域)PWL內。p阱區(qū)域PWL的雜質濃度比漏極區(qū)域DR的雜質濃度低。p阱區(qū)域PWL在p型漂移區(qū)域(p型半導體區(qū)域)PDR中。p型漂移區(qū)域PDR的雜質濃度比p阱區(qū)域PWL的雜質濃度低。p型漂移區(qū)域PDR和p阱區(qū)域PWL具有位于其中的漏極絕緣區(qū)域STId。如上所述，漏極絕緣區(qū)域STId具有第一絕緣部分STId1和第二絕緣部分STId2。它們之間具有有源區(qū)域AA。

半導體區(qū)域(NWL，PDR，PWL，SR，DR以及BC)形成在由絕緣區(qū)域STI圍繞的區(qū)域(有源區(qū)域)中。絕緣區(qū)域STI和漏極絕緣區(qū)域STId均由絕緣膜制成，所述絕緣膜填充半導體襯底S1(n^-型外延層NEP)上的溝槽。

n阱區(qū)域NWL具有位于其中的n⁺型體接觸區(qū)域(背柵區(qū)域)BC，其設置為鄰接源極區(qū)域SR。因此，源極區(qū)域SR和n⁺型體接觸區(qū)域BC具有相同的電位。而且，有源區(qū)域AA的n型半導體區(qū)域(NR)具有與源極區(qū)域SR和n⁺型體接觸區(qū)域BC相同的電位。有源區(qū)域AA的n型半導體區(qū)域(NR)可具有，例如，浮動電位。將有源區(qū)域AA的n型半導體區(qū)域的電位設置為與源極區(qū)域SR和n⁺型體接觸區(qū)域BC的電位相同(電連接)對于通過n型半導體區(qū)域(NR)部分提取電流而言是有效的，即，對于稍后(參考圖23)描述的在HCI時產生的熱電子的提取是有效的。該效果還有助于改善HCI相關的性能。

源極區(qū)域SR和n⁺型體接觸區(qū)域BC之上具有源極插頭P1S，漏極區(qū)域DR之上具有漏極插頭P1D。盡管在圖1的橫截面圖中未示出，但柵極電極GE之上具有柵極插頭。這些插頭P1(源極插頭P1S、漏極插頭P1D和柵極插頭)位于層間絕緣膜IL1中。

柵極GE通過柵極絕緣膜GOX從溝道形成區(qū)域CH的上方延伸至漏極絕緣區(qū)域STId的上方。如上所述，然而，縫形有源區(qū)域AA其上不具有柵極電極GE，這樣柵極電極GE在有源區(qū)域AA上設置有開口部分OA。例如，柵極電極GE具有連續(xù)圍繞開口部分OA的外周(參考圖2)的形狀(環(huán)形，圓圈形或框形)。柵極電極GE的這種圍繞其間的縫形有源區(qū)域AA的設置對于改善擊穿電壓有效。

圖1顯示了結構部件，即：一副源極區(qū)域SR、漏極區(qū)域DR和柵極電極GE，但這些部件可以重復布置。

圖3至圖5分別是顯示本實施方式的半導體器件的另一配置的橫截面圖或平面圖。圖3至圖5顯示了具有源極區(qū)域SR、漏極區(qū)域DR、和柵極電極GE的半導體器件，其中源極區(qū)域和柵極電極相對于漏極區(qū)域DR對稱放置。例如，圖3對應沿著圖4的線A-A及其延伸部截取的橫截面。圖4主要顯示了結構部件在n^-型外延層NEP的表面之下的平面布局，圖5顯示了除了圖4所示的結構部件之外還包括柵極電極GE的平面布局。

在圖3所示的半導體器件中，圖1所示的結構部件相對于漏極區(qū)域DR對稱放置，這樣與圖1的那些對應的部分通過相同的標記標識，省略重復的描述。圖4和圖5是圖3所示的結構部件的平面布局示例。如圖4所示，基本上矩形圍封的體接觸區(qū)域BC的外側具有絕緣區(qū)域STI?；旧暇匦螄獾捏w接觸區(qū)域BC的內側具有源極區(qū)域SR。源極區(qū)域SR具有位于其內側的矩形圍封的n阱區(qū)域NWL的外露表面。該矩形圍封的n阱區(qū)域NWL具有位于其內側的矩形圍封的n^-型外延層NEP的外露表面。矩形圍封的n^-型外延層NEP具有在其外露表面的內側的矩形圍封的p型漂移區(qū)域PDR的外露表面。矩形圍封的p型漂移去PDR具有位于其內側的矩形漏極絕緣區(qū)域STId。矩形漏極絕緣區(qū)域STId具有位于其內的漏極區(qū)域DR和兩個有源區(qū)AA。漏極區(qū)域DR具有沿Y方向延伸的矩形，其呈現(xiàn)在矩形漏極絕緣區(qū)域STId的中央。漏極區(qū)域DR具有位于其兩側的有源區(qū)域AA，兩側之間具有預定的距離。這兩個有源區(qū)域AA是矩形，該矩形的長邊沿著Y方向。

因此，沿Y方向延伸的結構部件相對于漏極區(qū)域DR對稱放置，結構部件中的一些均被連接并且也沿著X方向延伸。例如，如圖5所示，柵極電極GE放置在源極區(qū)域SR和漏極區(qū)域DR之間。換而言之，具有基本矩形形狀的柵極電極GE放置在矩形圍封的源極區(qū)域SR的內側，并且，在其中央部分的漏極區(qū)域DR上具有開口部分OADR。而且，柵極電極GE具有位于漏極區(qū)域DR的兩側的開口部分OA(開口部分OADR)，兩側之間具有預定的距離。開口部分OA設置在有源區(qū)域AA上，具有比有源區(qū)域AA的平面形狀大的平面形狀。

如圖4和圖5所示，圖1所示的結構部件相對于漏極區(qū)域DR對稱放置。結構部件中沿著Y方向延伸的一些部件均具有通過沿X方向連接的圍封的平面形狀。例如，圖1所示的橫截面對應沿圖4的線A-A截取的橫截面圖，例如，圖2的示意性平面圖對應由圖5的虛線圍繞的區(qū)域那一部分。省略對圖4和圖5所示的平面布圖的進一步描述，因為它們的結構通過稍后描述的制造步驟將會變得清楚。

【對制造方法的描述】

接下來，將描述本發(fā)明實施方式的半導體器件的制造方法，參考圖6至圖15，半導體器件的結構將更為清楚。圖6至圖15均是顯示本發(fā)明實施方式的半導體器件的制造步驟的橫截面圖或平面圖。

本發(fā)明的實施方式提供了具有n^-型外延層NEP的半導體襯底S1，其在圖6中示出。半導體襯底S1是通過，例如，使用單晶硅襯底作為支撐襯底，以及，例如，在該支撐襯底上使n^-型硅膜外延生長而獲得的。在這樣的方式中，可以形成具有n^-型外延層NEP的半導體襯底S1。

接下來，如圖7所示，形成n型埋置層(n型半導體區(qū)域)NBL。它是通過如下方式形成的：例如，通過將n型雜質離子注入半導體襯底S1(n^-外延層NEP)，同時使用光刻膠膜(photoresist film)(未示出)作為掩膜，在該光刻膠膜中開放n型埋置層NBL的形成區(qū)域。

接下來，形成p型漂移區(qū)域PDR和n阱區(qū)域NWL。例如，使用位于其中的p型漂移區(qū)域PDR的形成區(qū)域已開口的光刻膠膜(未示出)作為掩膜，將p型雜質離子注入半導體襯底S1(n^-型外延層NEP)以形成p型漂移區(qū)域PDR(p型半導體區(qū)域PDR)。接下來，光刻膠膜(未示出)通過灰化或類似的處理除去。然后，使用n阱區(qū)域NWL的形成區(qū)域已被打開的光刻膠膜(未示出)作為掩膜，將n型雜質離子注入半導體襯底S1(n^-型外延層NEP)以形成n阱區(qū)域(n型半導體區(qū)域)NWL。然后，光刻膠膜(未示出)通過灰化或類似處理除去。p阱區(qū)域PWL在p型漂移區(qū)域PDR內形成。例如，使用p阱區(qū)域PWL的形成區(qū)域已敞開的光刻膠膜作為掩膜，將p型雜質離子注入半導體襯底S1(n^-外延層NEP)以形成p阱區(qū)域PWL(p型半導體區(qū)域)。光刻膠膜(未示出)隨后通過灰化或類似處理除去。

如圖8所示，n阱區(qū)域NWL、p型漂移區(qū)域PDR、以及p阱區(qū)域PWL均具有基本為矩形的平面形狀。p型漂移區(qū)域PDR在n阱區(qū)域NWL的內側形成，p阱區(qū)域PWL在p型漂移區(qū)域PDR的內側形成。

隨后，如圖9所示，形成絕緣區(qū)域STI和漏極絕緣區(qū)域STId。絕緣區(qū)域STI和漏極絕緣區(qū)域STId可以使用STI(淺槽隔離，shallow trench isolation)形成。作為選擇，絕緣區(qū)域STI和漏極絕緣區(qū)域STId可以使用LOCOS(硅的局部氧化,local oxidation of silicon)形成。

例如，通過光刻和蝕刻在半導體襯底S1(n^-型外延層NEP)中形成溝槽。

接下來，厚度足以填充溝槽的硅氧化物膜通過CVD(化學蒸汽沉積)或類似方式沉積在半導體襯底S1(n^-型外延層NEP)上。溝槽外側的硅氧化物膜隨后通過化學機械拋光(CMP)或回蝕法(etch back)除去。這使得硅氧化物膜能夠填充溝槽。

在此步驟中，如圖10所示，絕緣區(qū)域STI，例如，在n阱區(qū)域NWL的外側形成。形成該絕緣區(qū)域STI用于元件(p溝道型LDMOS晶體管)之間的電氣隔離。漏極絕緣區(qū)域STId在p型漂移區(qū)域PDR的內側形成，它具有矩形的外形。然而，如上所述，漏極絕緣區(qū)域STId具有位于其中的縫形有源區(qū)域AA。此外，漏極絕緣區(qū)域STId具有位于其中的有源區(qū)域(DR)，該有源區(qū)域是漏極區(qū)域形成區(qū)域。漏極絕緣區(qū)域STId在其中具有有源區(qū)域(DR)，該有源區(qū)域是漏極區(qū)域形成區(qū)域，并且還在有源區(qū)域(DR)兩側具有有源區(qū)域AA，兩個有源區(qū)域之間具有預定距離。有源區(qū)域(DR)(漏極區(qū)域形成區(qū)域)和兩個有源區(qū)域AA均具有矩形形狀，該矩形形狀的長邊沿Y方向。

接下來，如圖11所示，形成作為柵極絕緣膜GOX的導電膜和柵極GE。

例如，由硅氧化物膜等制成的柵極絕緣膜GOX例如通過對半導體襯底S1的熱處理(熱氧化處理)在n^-型外延層NEP的表面上形成。通過CVD形成的膜可替代熱氧化物膜用作柵極絕緣膜GOX。不僅可以使用氧化物膜，還可使用氮化物膜或高介電常數(shù)膜(高k膜)。接下來，多晶硅膜(柵極電極層)通過CVD或類似方式沉積于柵極絕緣膜GOX上作為導電膜。這樣形成的膜隨后使用光刻或干法蝕刻進行圖案化。具體描述，如圖12所示，在多晶硅膜(柵極電極層)上形成光刻膠膜(未示出)，接著通過光刻曝光和顯影以除去柵極電極GE的形成區(qū)域之外的區(qū)域的光刻膠膜。接下來，使用光刻膠膜作為掩膜，對多晶硅膜(柵極電極層)進行干法蝕刻以形成柵極電極GE。在此蝕刻期間，位于多晶硅膜之下的柵極絕緣膜GOX也進行蝕刻。隨后通過灰化或類似的處理除去光刻膠膜。

本實施方式的柵極電極GE從n阱區(qū)域NWL的上方延伸至漏極絕緣區(qū)域STId上方，同時經過p型漂移區(qū)域PDR上方。然而，本實施方式的柵極電極GE具有開口部分(縫)OA，其在有源區(qū)域AA上具有寬度WOA(圖13)。柵極電極GE具有連續(xù)圍繞開口部分OA的外周的形狀。本文描述的柵極電極GE還在有源區(qū)域(DR)(漏極區(qū)域形成區(qū)域)上具有開口部分OADR(圖13)。

接下來，如圖14所示，形成源極區(qū)域SR和漏極區(qū)域DR。例如，將p型雜質離子注入預定區(qū)域，該預定區(qū)域使用具有預定形狀的光刻膠膜(未示出)作為防止離子注入的掩膜。在此步驟中，p型雜質被離子注入柵極電極GE的一側(附圖的左側)的p阱區(qū)域PWL，同時p型雜質被離子注入柵極電極GE的另一側(附圖的右側)的n阱區(qū)域NWL。

因此，如圖14所示，p⁺型漏極區(qū)域DR形成在p阱區(qū)域PWL的一部分的表面上，p⁺型源極區(qū)域SR形成在n阱區(qū)域NWL的一部分的表面上。p⁺型源極區(qū)域SR以與柵極電極GE自對齊的方式形成。

進一步地，如圖15所示，使用具有預定形狀的光刻膠掩膜(未示出)作為防止離子注入的掩膜，離子注入n型雜質。通過該離子注入，n⁺型體接觸區(qū)域BC和n型半導體區(qū)域(NR)分別在n阱區(qū)域NWL和有源區(qū)域AA中形成。以這樣的方式，n+型體接觸區(qū)域BC和有源區(qū)域AA中的n型半導體區(qū)域(NR)可以通過同樣的離子注入步驟形成。這能夠簡化制造步驟。n+型體接觸區(qū)域BC和p⁺型源極區(qū)域SR彼此相鄰設置并且配置為pn結。

接下來，作為層間絕緣膜IL1的硅氧化膜等通過CVD或類似的方式形成于半導體襯底S1(n^-型外延層NEP)上。若需要，膜的表面隨后使用CMP或類似的方式平面化(planarized)。

接下來，層間絕緣膜IL1是使用具有預定形狀的光刻膠膜(未示出)作為蝕刻掩膜進行干法蝕刻，從而在層間絕緣膜IL1中形成接觸孔(過孔)。

隨后，用導電膜填充接觸孔以形成插頭(接觸，接觸部，連接部，連接導體部或連接插頭)P1。

例如，在層間絕緣膜IL1(包括接觸孔內側的層間絕緣膜)上形成諸如氮化鈦之類的屏蔽膜之后，將厚度足以填充接觸孔的鎢膜沉積在屏蔽膜上，隨后，通過CMP或回蝕法除去層間絕緣膜IL1上的鎢膜和屏蔽膜的無用部分。因此，可以形成插頭P1(P1S、P1D和P1BC)。

更為具體而言，在插頭P1中，在源極區(qū)域SR形成的插頭標識為源極插頭(源極接觸部分)P1S，在漏極區(qū)域DR形成的插頭標識為漏極插頭(漏極接觸部分)P1D，以及在n⁺型體接觸區(qū)域BC形成的插頭標識為體接觸插頭(體接觸部分)P1BC。

因此，在本實施方式中，由于漏極絕緣區(qū)域STId具有從其中露出有源區(qū)域AA的縫并且該有源區(qū)域AA形成為n型半導體區(qū)域，因此，漏極絕緣區(qū)域STId在溝道形成區(qū)域那側(源極區(qū)域SR那側)的電場可被緩和(relaxed)。因而，可以減少熱載流子(熱電子，熱空穴)的產生數(shù)量，從而改善HCI相關的特性。

圖16是顯示對比實例的半導體器件的結構的橫截面圖。如圖16所示，對比實例的半導體器件在漏極絕緣區(qū)域STId不具有從其中露出有源區(qū)域AA的縫，并且在柵極電極GE不具有開口部分OA。

圖17是顯示對比實例的半導體器件的IG-VGS波形的圖。柵極電流(IG，電流[A])沿著縱坐標繪制，柵極-源極電位(VGS，-VG[V])沿著橫坐標繪制。研究了在漏極電壓(VD)為-15V的條件下隨距離GF的長度而改變的IG-VGS波形。距離GF在漏極絕緣區(qū)域STId在源極區(qū)域SR那側的端部和柵極電極GE在漏極區(qū)域DR那側的端部之間(參考圖16)。距離GF在0.1μm到1.6μm之間變化。圖17所示的圖表顯示：柵極電流(IG)隨著距離GF的增加而下降。在對比實例的結構中，漏極絕緣區(qū)域STId的在溝道形成區(qū)域那側(源極區(qū)域SR那側)的電場可以通過增加距離GF而松弛。

圖18是顯示本實施方式的半導體器件的IG-VGS波形的圖。柵極電流(IG，電流[A])沿著縱坐標繪制，柵極源極電位(VGS，-VG[V])沿著橫坐標繪制。研究了在漏極電壓(VD)為-15V的條件下隨距離GFD和距離S而改變的IG-VGS波形。圖18A顯示了距離S變化時的圖表，同時圖18B顯示了距離GFD變化時的圖表。圖19是通過放大圖17所示的對比實例的圖表獲得的圖。放大圖17所示的對比實例的圖是為了使得其坐標的尺度與圖18A和圖18B的尺度對應。距離GFD位于第二絕緣部分STId2的在漏極區(qū)域DR那側的端部和柵極電極部分GE在漏極區(qū)域DR那側的端部之間(參考圖1)。距離S位于第一絕緣部分STId1的在源極區(qū)域SR那側的端部和其在漏極區(qū)域DR那側的端部之間(參考圖1)。距離S在圖18B中設置為0.2μm。

如圖18A所示，柵極電流(IG)隨著距離S從1.0μm下降到0.2μm而下降。如圖18B所示，柵極電流(IG)在距離S設置為0.2μm并且距離GFD從0.2μm下降到0.5μm時幾乎沒有顯示出變化。圖18A和圖18B所示的柵極電流(IG)比圖19所示的對比實例的柵極電流(IG)小得多。

已發(fā)現(xiàn)本實施方式的半導體器件可具有減少的柵極電流(IG)，因此具有改善的HCI相關性能。還發(fā)現(xiàn)所述效果在距離S較小時較大，而距離GFD具有輕微的影響。

圖20是顯示本實施方式的半導體器件中柵極電流和距離S之間關系的圖。柵極電流的最大值(IG-max，電流[A])沿著縱坐標繪制，距離S[μm]沿著橫坐標繪制。在該圖中，REF指的是GF為1.6μm的對比實例的半導體器件的IG-max，橫坐標的a是第一絕緣部分STId1和第二絕緣部分STId2各自的X方向寬度的總和。例如，當?shù)谝唤^緣部分STId1和第二絕緣部分STId2各自的X方向寬度的總和為2μm時，a×0.1等于0.2μm。

從圖20發(fā)現(xiàn)：柵極電流(IG)隨著距離S的下降而變小。還發(fā)現(xiàn)柵極電流(IG)隨著第一絕緣部分STId1的X方向寬度相對于第一絕緣部分STId1和第二絕緣部分STId2的X方向寬度的總和的下降而下降。柵極電流(IG)在a×0.1和a×0.2之間沒有差別。還發(fā)現(xiàn)，通過將距離S設置為a×0.5或更小，柵極電流(IG)變得比對比實例的半導體器件的柵極電流小。

因此，發(fā)現(xiàn)本實施方式的半導體器件可具有減少的柵極電流(IG)，因此具有改善的HCI相關特性。

接下來，基于仿真結果驗證改善HCI相關特性的效果。

圖21顯示了對比實例的半導體器件的電位分布和碰撞電離位置。圖22顯示了本實施方式的半導體器件的電位分布和碰撞電離位置。電位分布通過等電位線表示，碰撞電離通過灰度明暗表示，距離S設置為0.2μm，有源區(qū)域AA的寬度設置為0.2μm。漏極電壓設置為與對比實例的漏極電壓相等。

如圖21所示，在對比實例的半導體器件中，等電位線的密度在漏極絕緣區(qū)域STId的角部附近較高，這表明發(fā)生碰撞電離。如圖22所示，在本實施方式的半導體器件中，等電位線的密度在漏極絕緣區(qū)域STId的角部附近較低，這表明難以引起碰撞電離。

圖23顯示了對比實例的半導體器件的電位分布和電流密度。圖24顯示了本實施方式的半導體器件的電位分布和電流密度。電位分布通過等電位線表示，電流密度通過通過灰度明暗表示。

從圖23可明顯看出，在對比實例的半導體器件中，等電位線的密度和電流密度在漏極絕緣區(qū)域STId的角部附近變高。從圖24可明顯看出，在本實施方式的半導體器件中，等電位線的密度和電流密度在漏極絕緣區(qū)域STId的角部附近變低。此外，在本實施方式的半導體器件中，具有高電流密度的區(qū)域擴散到有源區(qū)域AA(即，n型半導體區(qū)域(NR))的附近。這顯示電流被有源區(qū)域AA(即，n型半導體區(qū)域(NR))部分提取。換而言之，該區(qū)域對于提取HCI時產生的熱電子而言是有效的。

因此，通過上面的仿真結果還可支持本實施方式的半導體器件具有改善的HCI相關特性。

【第二實施方式】

在第一實施方式(圖1)中，具有相對較小深度(例如，與n+型體接觸區(qū)域BC的深度幾乎相等)的n型半導體區(qū)域(NR)形成于有源區(qū)域AA的整個表面，但是：(1)n型半導體區(qū)域(NR)可以在有源區(qū)域AA的一部分形成；或者(2)可以形成具有相對較大深度(例如，比n⁺型體接觸區(qū)域BC深)的n型半導體區(qū)域(NR)。這樣的結構將在下文中作為應用實例1和2進行描述。應注意，這些例子與第一實施方式的區(qū)別僅在于待在有源區(qū)域AA中形成的n型半導體區(qū)域(NR)的形狀，所以僅對區(qū)別進行具體描述。

圖25是顯示本實施方式的應用實例1的半導體器件的結構的橫截面圖。與第一實施方式(圖1)類似的那些部件將通過相同的標記標識，省略重復的描述。

如圖25所示，本應用實例的有源區(qū)域AA部分具有n型半導體區(qū)域NR。在該例子中，通過將n型雜質引入寬度為有源區(qū)域AA的寬度的一半的區(qū)域形成n型半導體區(qū)域NR。寬度為有源區(qū)域的寬度的一半的區(qū)域是位于源極區(qū)域SR那側的區(qū)域。如上所述，有源區(qū)域AA具有，例如，矩形平面形狀，該矩形的長邊沿著Y方向。在此例子中，本應用實例的n型半導體區(qū)域NR具有矩形形狀，該矩形形狀的長邊沿著Y方向，其X方向寬度為有源區(qū)域AA的X方向寬度的一半(WAA的一半)(參考圖39)。

圖26是顯示本實施方式的應用實例2的半導體器件的結構的橫截面圖。與第一實施方式(圖1)類似的的那些部件將通過相同的標記標識，省略重復的描述。

如圖26所示，在本應用實例中，通過將n型雜質引入有源區(qū)域AA形成n型半導體區(qū)域NR，以便其達到其相對較深的部分。例如，本應用實例的n型半導體區(qū)域NR的深度大于n+型體接觸區(qū)域BC的深度并且小于第一絕緣部分STId1或第二絕緣部分STId2的深度。本應用實例的n型半導體區(qū)域NR的X方向寬度與有源區(qū)域AA的X方向寬度幾乎相等。在本應用實例中，n型雜質引入有源區(qū)域AA以便到達其相對較深的部分，這樣n型半導體區(qū)域NR的雜質濃度可以減少到相對較低的濃度。例如，可以使n型半導體區(qū)域NR的雜質濃度低于n+型體接觸區(qū)域BC的濃度。

圖27A和圖27B均是顯示擊穿電壓和n型半導體區(qū)域NR之間關系的圖。圖27A顯示了第一實施方式(圖1)的半導體器件的關系，圖27B顯示了本實施方式的應用實例1的半導體器件的關系。擊穿電壓的絕對值(|BVoff|，[V])沿著縱坐標繪制，有源區(qū)域AA的寬度(WAA)沿著橫坐標繪制。在圖27A中，有源區(qū)域AA的寬度成為n型半導體區(qū)域NR的寬度。在圖27B中，n型半導體區(qū)域NR的寬度設置為有源區(qū)域AA的寬度的一半。研究距離S為0.12μm或0.15μm時的擊穿電壓。

如圖27B所示，已經證實了當n型半導體區(qū)域NR在寬度為有源區(qū)域AA的寬度的一半的區(qū)域中形成時的擊穿電壓的改善。

接下來，將基于仿真結果驗證擊穿電壓改善效果。

圖28顯示了第一實施方式的半導體器件的電位分布和碰撞電離位置。圖29顯示了本實施方式的應用實例1的半導體器件的電位分布和碰撞電離位置。圖30顯示了本實施方式的應用實例2的半導體器件的電位分布和碰撞電離位置。電位分布通過等電位線表示，碰撞電離通過灰度明暗表示。應注意，距離S設置為0.15μm，有源區(qū)域AA的寬度設置為0.2μm。施加相同的電壓作為漏極電壓。

從圖28可明顯看出，在第一實施方式的半導體器件中，即，在有源區(qū)域AA的整個表面具有相對較薄n型半導體區(qū)域NR的半導體器件中，n型半導體區(qū)域NR和第二絕緣部分STId2之間的邊界附近的等電位線密度比本實施方式的應用實例1和2的等電位線密度高。這說明，在這樣的結構中，相對較薄深度的n型半導體區(qū)域NR不允許耗盡層延伸并且在擊穿時可能會導致?lián)舸╇妷合陆?。在圖28至圖30中，耗盡層的延伸通過虛線表示。

從圖29可以明顯看出，在本實施方式的應用實例1的半導體器件中，即，在有源區(qū)域AA的一半具有相對較薄的n型半導體區(qū)域NR的半導體器件中，n型半導體區(qū)域NR和第二絕緣部分STId2之間的等電位線的密度低于第一實施方式。這說明，在這樣的結構中，由于在有源區(qū)域AA中存在不具有n型半導體區(qū)域NR的區(qū)域，因此電場被松弛，從而使得擊穿電壓改善。

從圖30可以明顯看出，在本實施方式的應用實例2的半導體器件中，即，在其有源區(qū)域AA具有相對較深的n型半導體區(qū)域NR的半導體器件中，n型半導體區(qū)域NR的濃度可以降低，耗盡層因而可延伸。這使擊穿電壓得到改善。

因此，基于上述仿真結果也已經證實了本實施方式的半導體器件可具有改善的擊穿電壓。

因此，本實施方式除了具有已經在第一實施方式中進行了具體描述的改善HCI相關特性的效果之外，還具有改善擊穿電壓的效果。

接下來，將描述制造本實施方式的應用實例1的半導體器件的方法。除了n型半導體區(qū)域NR之外的部件可以通過與第一方式類似的步驟形成。n型半導體區(qū)域NR可以與例如n⁺型體接觸區(qū)域BC同時形成。對于它們的形成，離子注入n型雜質，同時使用防止離子注入的掩膜覆蓋有源區(qū)域AA的一部分(例如，寬度為有源區(qū)域AA的寬度的一半并且位于漏極區(qū)域那側的區(qū)域)。

接下來，將描述制造本實施方式的應用實例2的半導體器件的方法。除了n型半導體區(qū)域NR之外的部分可以通過與第一實施方式類似的步驟形成。n型半導體區(qū)域NR可以例如通過與形成n⁺型體接觸區(qū)域BC的步驟不同的步驟形成。例如，在通過離子注入形成n⁺型體接觸區(qū)域BC之后，離子注入n型雜質，同時使用在有源區(qū)域AA上具有開口部分的防止離子注入的掩膜作為掩膜。調整離子注入條件以便將雜質引入比低雜質濃度的n⁺型體接觸區(qū)域BC深的區(qū)域。可選地，n型半導體區(qū)域NR可以在形成n⁺型體接觸區(qū)域BC之前形成。

【第三實施方式】

在本實施方式中，將描述漏極區(qū)域DR和有源區(qū)域AA位于兩側的平面形狀的實例。此外，將描述開口部分OADR和開口部分OA位于兩側的平面形狀的實例。除了其平面形狀之外，第三實施方式的半導體器件與第一實施方式類似。

應用實例1

圖31A、圖31B以及圖32是平面圖，其均顯示了本實施方式的應用實例1的半導體器件的結構。在第一實施方式中(圖4)，有源區(qū)域AA設置在漏極區(qū)域DR的兩側，兩側之間具有預定距離。漏極區(qū)域DR具有矩形形狀，該矩形形狀，其長邊沿著Y方向。兩個有源AA相對于漏極區(qū)域DR對稱放置，每個均為矩形形狀，矩形的長邊沿著Y方向。例如，在第一實施方式中，如圖31A所示，漏極區(qū)域DR的Y方向長度為LDR，有源區(qū)域AA的Y方向長度為LAA。長度LDR和長度LAA彼此幾乎相等。漏極區(qū)域DR的X方向寬度(X方向長度)為WDR，有源區(qū)域AA的X方向寬度(X方向長度)為WAA。

另一方面，如圖31B所示，在該應用實例中，漏極區(qū)域DR的Y方向長度LDR小于有源區(qū)域AA的Y方向長度LAA。因此，長度LDR或長度LAA可以變化。

同樣地，在與第一實施方式類似的本應用實例中，柵極電極GE具有分別位于漏極區(qū)域DR和有源部分AA上的開口部分OADR和開口部分OA。如圖32所示，開口部分OADR的尺寸大于漏極區(qū)域DR的尺寸。這意味著開口部分OADR的Y方向長度大于LDR，X方向寬度大于WDR。此外，開口部分OA的尺寸大于有源區(qū)域AA的尺寸。這意味著開口部分OA的Y方向長度大于LAA，X方向寬度大于WAA。例如，該開口部分的Y方向長度長于開口部分OADR的Y方向長度。

應用實例2

圖33和圖34均是顯示本實施方式的應用實例2的半導體器件的結構的平面圖。

在本應用實例中，漏極區(qū)域DR的Y方向長度LDR大于有源區(qū)域AA的Y方向長度LAA(圖33)。長度LDR或長度LAA可以這種方式變化。

在這種情形下，開口部分OADR的Y方向長度大于LDR，其X方向寬度大于WDR。開口部分OA的Y方向長度大于LAA，其X方向寬度大于WAA(圖34)。例如，開口部分OA的Y方向長度小于開口部分OADR的Y方向長度。

應用實例3

圖35和圖36均是顯示本實施方式的應用實例3的半導體器件的結構的平面圖。

本應用實例具有矩形圍封的有源區(qū)域AA。換而言之，本應用實例的有源區(qū)域AA具有與通過如下方式獲得的形狀對應的形狀：將應用實例1的有源區(qū)域(參考圖31B)的端部沿X方向連接。沿X方向延伸和沿Y方向延伸的有源區(qū)域AA的那部分的寬度可以設置為，例如，WAA。

在這種情形下，有源區(qū)域AA上的開口部分OA同樣具有矩形圍封的形狀(圖36)。換而言之，本應用實例的開口部分OA具有與通過如下方式獲得的形狀對應的形狀：將應用實例1的開口部分OA(圖32)的端部沿X方向連接。沿著X方向延伸和沿著Y方向延伸的開口部分OA的那部分的寬度可以設置為，例如，WOA。

應用實例4

圖37和圖38均是顯示本實施方式的應用實例4的半導體器件的結構的平面圖。

在第一實施方式(參考圖31A)中，有源區(qū)域AA具有矩形形狀，該矩形的長邊沿著Y方向。該有源區(qū)域AA可以被分割。這意味著可以提供多個具有小面積的有源區(qū)域AA。圖37顯示了多個有源區(qū)域AA，每個具有正方形的平面形狀并且邊長為WAA，其以預定距離沿著Y方向布置。無需說明，每個有源區(qū)域AA均可具有矩形形狀。

在這種情形下，如圖38所示，有源區(qū)域AA中的每一個的開口部分OA可以被分割并且針對每個有源區(qū)域AA進行布置。每個開口部分OA的尺寸大于有源區(qū)域AA。例如，開口部分OA均可具有正方形的平面形狀并且邊長為WOA。

開口部分OA均可具有矩形形狀。開口部分OA可以設置成位于多個有源區(qū)域AA上的連續(xù)開口部分。

應用實例5

如第一實施方式那樣，應用實例1至4的有源區(qū)域AA的n型半導體區(qū)域(NR)可以形成為有源區(qū)域AA的整個表面中的相對較薄的區(qū)域(例如，具有與n⁺型體接觸區(qū)域BC的深度幾乎相等的深度)；或者，如第二實施方式的應用實例1那樣，應用實例1至4的有源區(qū)域AA的n型半導體區(qū)域(NR)可以形成為有源區(qū)域AA的一部分中的n型半導體區(qū)域(NR)。如第二實施方式的應用實例2，n型半導體區(qū)域(NR)可以形成為相對較深的區(qū)域(例如，比n⁺型體接觸區(qū)域BC深)。

圖39是用于描述第三實施方式的應用實例5的半導體器件的平面圖。圖39是顯示第二實施方式的應用實例1的有源區(qū)域AA中的n型半導體區(qū)域NR的平面圖。在這種情形中，n型半導體區(qū)域NR具有矩形形狀，其具有沿Y方向的長邊，其X方向寬度是有源區(qū)域AA的X方向寬度的一半(WAA的一半)。在圖39所示的情形中，有源區(qū)域AA的Y方向長度可以變化。有源區(qū)域AA和n型半導體區(qū)域NR可以在各自的端部沿著X方向連接。

圖40是顯示本實施方式的應用實例5的半導體器件的結構的平面圖。如圖40所示，當多個有源區(qū)域AA沿著Y方向布置時，每個有源區(qū)域AA中的一部分為n型半導體區(qū)域NR。

【第四實施方式】

在第一實施方式中(在圖1中)，作為例子，描述了p溝道型LDMOS晶體管，但它可由n溝道型LDMOS晶體管替換，該n溝道型LDMOS晶體管具有漏極絕緣區(qū)域STId和柵極電極GE，其中，漏極絕緣區(qū)域STId設置有縫形有源區(qū)域AA，該柵極電極GE具有位于該有源區(qū)域AA上的開口部分OA。

圖41是顯示本實施方式的半導體器件的結構的橫截面圖。圖41所示的半導體器件具有n溝道型LDMOS晶體管。除了半導體區(qū)域的導電類型之外，該半導體器件具有與第一實施方式幾乎類似的結構，所以省略具體的描述。制造步驟也與第一實施方式的類似，所以對制造步驟的描述也省略。

第一實施方式的半導體區(qū)域(NEP、NWL、PDR、PWL、SR、DR和BC)分別對應于本實施方式(圖41)的半導體區(qū)域(PEP、PWL、NDR、NWL、SR、DR、和BC)。本實施方式(圖41)的半導體器件具有與第一方式(圖1)幾乎類似的結構，除了半導體區(qū)域的雜質的導電類型與對其對應的第一實施方式的半導體區(qū)域的雜質的導電類型相反。圖41所示的n溝道型LDMOS晶體管在n型埋置層(n型半導體區(qū)域)NBL上具有第一p型埋置層(p型半導體區(qū)域)PISO。圖41所示的n溝道型LDMOS晶體管具有比n型漂移區(qū)域NDR深的n阱區(qū)域NWL。N阱區(qū)域NWL和n阱埋置層NBL，以及所述的區(qū)域(PISO)是非必要的結構部件。同樣地，在p溝道型LDMOS晶體管中，p阱區(qū)域PWL和n阱埋置層NBL是非必要的結構部件。

本實施方式(圖41)的半導體器件可以通過與第一實施方式(圖1)幾乎類似的步驟形成。第一p型埋置層PISO可以通過在形成n型埋置層域NBL的步驟之后使用具有預定形狀的防止離子注入的掩膜執(zhí)行離子注入而形成。

圖42是顯示本實施方式的半導體器件的柵極電流和距離S的關系的圖。在該圖中，漏極絕緣區(qū)域STId的溝道形成區(qū)域CH那側(源極區(qū)域SR那側)的下端的IIGR[1/cm³S]沿著縱坐標繪制，上述的距離S[μm]沿著橫坐標繪制。應注意，IIGR是碰撞電離產生速率的簡寫。IIGR與HCI退化密切相關，由于HCI而導致的退化隨著IIGR的增加而變大。距離S位于第一絕緣部分STId1的在源極區(qū)域SR那側的端部和在漏極區(qū)域DR那側的端部之間(參考圖41)。在該圖中，REF指的是距離GF為1.6μm的對比實例的半導體器件的IIGR。對比實例的半導體器件是漏極絕緣區(qū)域STId未設置有露出有源區(qū)域AA的縫并且柵極電極GE不具有開口部分OA的n型LDMOS晶體管。橫坐標的“a”是第一絕緣部分STId1和第二絕緣部分STId2各自的X方向寬度的總和。例如，當?shù)谝唤^緣部分STId1和第二絕緣部分STId2各自的X方向寬度的總和為2μm時，a×0.1等于0.2μm。

已發(fā)現(xiàn)，在圖42中，隨著距離S的下降，IIGR降低。還發(fā)現(xiàn)，隨著第一絕緣部分STId1的X方向的寬度相對于第一絕緣部分STId1和第二絕緣部分STId2各自在X方向寬度的總和下降，IIGR降低。進一步發(fā)現(xiàn)，通過將距離設置為a×0.5或更小，IIGR變得比對比實例的半導體器件更低。

因此，發(fā)現(xiàn)本實施方式的半導體器件可具有降低的IIGR，從而具有改善的HCI相關特性。

接下來，將基于仿真結果證實改善HCI相關特性的效果。圖43顯示了本實施方式的半導體器件的電位分布和碰撞電離位置。圖44顯示了第一實施方式的對比實例的半導體器件的電位分布和碰撞電離位置。從圖43中可明顯看出，本實施方式的半導體器件不可能導致碰撞電離，因為等電位線的密度在漏極絕緣區(qū)域STId的角部附近較低。另一方面，如圖44所示，對比實例的半導體器件引起碰撞電離，因為等電位線的密度在漏極絕緣區(qū)域STId的角部附近較高。

因此，通過上述的仿真結果還可證實HCI相關特性的改善。

在n溝道型LDMOS晶體管的情形中，即使在有源區(qū)域AA的p型半導體區(qū)域(雜質區(qū)域，PR)的電位設置為等于源極區(qū)域SR和n+型體接觸區(qū)域BC的電位，也不能提取HCI時產生的熱電子。然而，由碰撞電離產生的空穴電流可以通過將有源區(qū)域AA的p型半導體區(qū)域(PR)的電位設置為與源極區(qū)域SR和n+型體接觸區(qū)域BC的電位相等進行監(jiān)測。

n溝道型LDMOS晶體管的空穴電流，例如，通過與諸如n+型體接觸區(qū)域BC之類的背柵極連接的終端監(jiān)測。該空穴電流涉及熱載流子退化并且在漏極絕緣區(qū)域STId在溝道形成區(qū)域CH那側(源極區(qū)域SR那側)的端部產生。例如，當HCI時主要的碰撞電離發(fā)生在從漏極絕緣區(qū)域分離出來的位置時，它特別有效。然而，如圖44所示，碰撞電離發(fā)生在漏極絕緣區(qū)域STId的端部，這樣在對比實例中，監(jiān)測了不涉及HCI退化并且由碰撞電離產生的空穴電流。

因此，如圖43所示，涉及HCI退化并且由碰撞電離產生的空穴電流可以通過將有源區(qū)域AA的p型半導體區(qū)域(PR)的電位設置為與源極區(qū)域SR和n+型體接觸區(qū)域BC的電位相等并且將其作為監(jiān)測器端子來進行適當?shù)乇O(jiān)測。當其不用做監(jiān)測器時，有源區(qū)域AA的p型半導體區(qū)域(PR)可以例如，置入浮動狀態(tài)(floating state)。

由發(fā)明人作出的本發(fā)明已經基于實施方式進行了具體的描述。然而，無需說明，本發(fā)明不限于這些實施方式，或者由這些實施方式限定，在不脫離本發(fā)明的實質的情形下可以各種不同的方式對本發(fā)明進行改變。