本發(fā)明實施例涉及用于FINFET器件中的柵極氧化物的均勻性的平坦STI表面。

背景技術：

隨著集成電路日漸按比例縮小并對集成電路的速度要求日益增加，需要晶體管在尺寸越來越小的同時具有更高的驅動電流。鰭式場效應晶體管(FinFET)由此得到發(fā)展。FinFET包括襯底之上的垂直的半導體鰭。半導體鰭用于形成源極和漏極區(qū)域，以及源極和漏極區(qū)域之間的溝道區(qū)域。形成淺溝槽隔離(STI)區(qū)域以限定半導體鰭。FinFET還包括形成有側壁且位于半導體鰭的頂面上方的柵極堆疊件。

技術實現(xiàn)要素：

根據(jù)本發(fā)明的一個實施例，提供了一種制造鰭式場效應晶體管(FinFET)器件的方法，所述方法包括：提供具有鰭結構的襯底，所述鰭結構的上部具有第一鰭表面輪廓；在所述襯底上形成隔離區(qū)域且所述隔離區(qū)域與所述鰭結構接觸；通過蝕刻工藝使所述隔離區(qū)域的至少部分凹進以形成凹進部分且暴露所述鰭結構的所述上部，所述凹進部分具有第一隔離表面輪廓；對所述鰭結構和所述凹進部分應用熱氫處理；以及在所述鰭結構上方形成具有基本上均勻厚度的柵極介電層，其中，通過熱氫處理將所述凹進部分從所述第一隔離表面輪廓調節(jié)至第二隔離表面輪廓且將所述鰭結構從所述第一鰭表面輪廓調節(jié)至第二鰭表面輪廓。

根據(jù)本發(fā)明的另一實施例，還提供了一種制造鰭式場效應晶體管(FinFET)器件的方法，所述方法包括：提供具有鰭結構的襯底，所述鰭結構的每個鰭結構的上部具有第一鰭表面輪廓；在所述襯底上形成隔離區(qū)域使得所述鰭結構嵌入在所述隔離區(qū)域中；通過蝕刻工藝使所述隔離區(qū)域的至少部分凹進以形成凹進部分且暴露所述鰭結構的上部，所述凹進部分具有位于鄰近的兩個鰭結構之間的第一隔離表面輪廓；對所述鰭結構和所述凹進部分應用熱氫處理；以及在所述鰭結構的所述暴露的上部上方形成具有基本上均勻厚度的柵極介電層，其中，通過所述熱氫處理，將所述凹進部分從所述第一隔離表面輪廓調節(jié)至第二隔離表面輪廓且將所述鰭結構的所述上部從所述第一鰭表面輪廓調節(jié)至第二鰭表面輪廓。

根據(jù)本發(fā)明的又一實施例，還提供了一種半導體器件，包括：襯底；鰭結構，具有帶有基本上圓形的拐角的頂面，所述基本上圓形的拐角由第一曲率半徑和第二曲率半徑限定，其中，所述第一曲率半徑與所述鰭結構中的溝道區(qū)域的沿著所述頂面彎曲的寬度的部分相關，所述第二曲率半徑與所述溝道區(qū)域的沿著所述鰭結構的側壁彎曲的高度的部分相關；隔離區(qū)域，形成在所述襯底上方且與所述鰭結構的至少側壁接觸，所述隔離區(qū)域基于熱氫處理具有帶有基本上平坦的階梯高度的頂面，所述基本上平坦的階梯高度由從所述鰭結構的所述側壁朝向所述隔離區(qū)域的所述頂面的下行斜坡限定，所述基本上平坦的階梯高度與所述溝道區(qū)域的所述高度的部分相關；以及柵極介電層，形成為與所述鰭結構接觸且與所述隔離區(qū)域的所述頂面接觸，基于所述熱氫處理，所述柵極介電層在所述鰭結構和所述隔離區(qū)域上方具有基本上均勻的厚度。

附圖說明

當結合附圖進行閱讀時，根據(jù)下面詳細的描述可以最佳地理解本發(fā)明的方面。以下公開內容提供了多個不同的實施例或實例，用于實現(xiàn)本發(fā)明的不同特征。以下描述組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不旨在限制。應該強調的是，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1是根據(jù)本發(fā)明的一些實施例的鰭式場效應晶體管(FinFET)器件的示意性立體圖。

圖2A和圖2B是本發(fā)明的一些實施例的沿著柵電極具有鰭結構的FinFET器件的示意性截面圖。

圖3至圖11示出了根據(jù)本發(fā)明的一些實施例的FinFET結構的隨后制造工藝的中間階段的截面圖的實例。

具體實施方式

以下公開內容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應的解釋。另外，術語“由...制成”可以意為“包括”或者“由...組成”。

圖1是根據(jù)本發(fā)明的一些實施例的具有鰭結構的鰭式場效應晶體管(FinFET)器件100的示意性立體圖，以及圖2A是根據(jù)本發(fā)明的一些實施例的沿著柵電極具有鰭結構的FinFET器件100的示例性截面圖。在這些圖中，為了簡化省略了一些層/部件。圖2B是圖2A的單一鰭的詳細視圖。

圖1、圖2A和圖2B中描述的FinFET器件100包括，除了其他部件，襯底110、鰭結構120、柵極介電層130和柵電極層140。在本實施例中，襯底110是硅襯底?？蛇x地，襯底110可以包括另一元素半導體，諸如鍺；化合物半導體，包括諸如SiC和SiGe的IV-IV族化合物半導體,諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半導體；或它們的組合。在一個實施例中，襯底110為SOI(絕緣體上硅)襯底的硅層。當使用SOI襯底時，鰭結構120可從SOI襯底的硅層突出或者可從SOI襯底的絕緣體層突出。在后面的情況中，SOI襯底的硅層用于形成鰭結構120。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣材料也可用作襯底110。襯底110可以包括已合適地摻雜雜質(例如，P型或N型導電性)的各種區(qū)域。

鰭結構120設置在襯底110上方。鰭結構120可以由與襯底110相同的材料制成并且可以連續(xù)地從襯底110延伸。在本實施例中，鰭結構120由硅(Si)制成。鰭結構120的硅層可以是原生的，或適當?shù)負诫s有n型雜質或p型雜質。

在圖1中，在襯底110上方設置一個鰭結構120，而在圖2A中，在襯底110上方設置三個鰭結構120。然而，鰭結構的數(shù)量不局限于一個或三個。數(shù)量可為兩個或四個或更多。此外，一個或多個偽鰭結構可以設置為與鰭結構120的兩側接觸以提高圖案化工藝中的圖案保真度。在一些實施例中，鰭結構120的寬度在從約5nm至約40nm的范圍內，以及在特定實施例中，鰭結構120的寬度可以在從約7nm至約12nm的范圍內。在一些實施例中，鰭結構120的高度為約100nm至約300nm的范圍，并且在其他實施例中可為約50nm至100nm的范圍。

在圖2中，介于鰭結構120的間隙和/或介于一個鰭結構和在襯底110上方形成的另一元件之間的間隙由包括絕緣材料的一個或多個層的隔離絕緣層(例如，隔離區(qū)域150)填充。用于隔離區(qū)域150的絕緣材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟摻雜的硅酸鹽玻璃(FSG)或低K介電材料的一層或多層。

如圖2A所示，鰭結構120的位于柵電極層140下方的下部稱為阱區(qū)域120A并且鰭結構120的上部稱為溝道區(qū)域120B。在柵電極層140下方，阱區(qū)域120A嵌入在隔離區(qū)域150中，并且溝道區(qū)域120B從隔離區(qū)域150突出。溝道區(qū)域120B的下部也可以嵌入在隔離區(qū)域150中至約1nm至約5nm的深度。盡管圖2中示出的鰭結構120的上部拐角具有直角，這僅僅是為了說明的目的，并且鰭結構120的上部拐角的形狀將在隨后描述。

從隔離區(qū)域150突出的溝道區(qū)域120B由柵極介電層130覆蓋，并且柵極介電層130進一步由柵電極層140覆蓋。溝道區(qū)域120B的未被柵電極層140覆蓋的部分用作FinFET器件100(見圖1)的源極和/或漏極。

在特定實施例中，柵極介電層130包括單層或可選地多層結構，單層或可選地多層結構具有一種或多種介電材料，諸如氧化硅、氮化硅或高k介電材料、其他合適的介電材料和/或它們的組合的單層，或這些材料中的兩種或多種的多層。高k介電材料的實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其他合適的高k介電材料和/或它們的組合。

柵電極層140包括任何合適的材料(諸如多晶硅、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料和/或它們的組合)的一層或多層?？梢允褂煤髺艠O或替代柵極方法形成柵極結構。

在本發(fā)明的特定實施例中，可以在柵極介電層130與柵電極層140之間插入一個或多個功函數(shù)調整層160。功函數(shù)調整層160可以包括單層或可選地多層結構，諸如具有選擇性的功函數(shù)以提高器件性能的金屬層(功函數(shù)金屬層)、襯墊層、潤濕層、粘合層、金屬合金或金屬硅化物的各個組合。功函數(shù)調整層160由一種或多種導電材料制成，一種或多種導電材料諸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni或其他合適的金屬材料的單層，或兩種以上這些材料的多層。在一些實施例中，功函數(shù)調整層160可以包括用于n溝道FinFET的第一金屬材料和用于p溝道FinFET的第二金屬材料。例如，用于n溝道FinFET的第一金屬材料可以包括具有功函數(shù)的金屬，該功函數(shù)基本上與襯底導電帶的功函數(shù)對準，或至少基本上與溝道區(qū)域120B的導電帶的功函數(shù)對準。相似地，例如，用于p溝道FinFET的第二金屬材料可以包括具有功函數(shù)的金屬，該功函數(shù)基本上與襯底價帶的功函數(shù)對準，或至少基本上與溝道區(qū)域120B的價帶的功函數(shù)對準。在一些實施例中，功函數(shù)調整層160可以可選地包括多晶硅層。功函調整層160可以通過ALD、PVD、CVD、電子束蒸發(fā)或其他合適的工藝來形成。另外，可以使用不同的金屬層分別地形成用于n溝道FinFET和p溝道FinFET的功函數(shù)調整層160。

通過在源極和漏極區(qū)域125中適當?shù)膿诫s雜質，在鰭結構120的未被柵電極層140覆蓋的上部中還可以形成源極和漏極區(qū)125。Si或Ge的合金以及諸如Co、Ni、W、Ti或Ta的金屬可以形成在源極和漏極區(qū)域125上。

在隔離區(qū)域150的形成中，實施蝕刻操作以使隔離區(qū)域150的頂面117凹進以暴露鰭結構120的部分。由于蝕刻操作，在特定的濕蝕刻工藝中，介于鰭結構120之間的頂面117的中心部分顯現(xiàn)低于頂面117的鄰近鰭結構120的側壁的邊緣，從而使得頂面117具有彎曲邊緣117a而中心平坦。如圖2B所示，由于蝕刻不理想，彎曲邊緣117a是隔離區(qū)域150的剩余部分。隔離區(qū)域150的剩余部分在彎曲邊緣117a處抑制隨后的柵極電介質的生長，導致這些部分處的柵極氧化物更薄，這影響了FinFET器件100的擊穿電壓且在這些部分處導致橫跨減薄的柵極介電層130的更大的泄露電流。

此外，隔離區(qū)域150的彎曲邊緣表面輪廓可以減小溝道區(qū)域的有效面積。此外，鰭結構的上部拐角的形狀可以影響柵極介電層的形成和器件性能。例如，如圖2B所示，當鰭結構具有銳角時，諸如當上部邊緣123基本上垂直于側壁124時，由于Si的定向效應，位于鰭結構120的頂部拐角處的柵極介電層130比柵極介電層的其他部分薄。柵極介電層的較薄部分130a可以導致等離子體誘導損壞的產(chǎn)量損失。

本發(fā)明提供了在FinFET器件100中形成隔離區(qū)域150以后，使用熱氫處理操作制造FinFET器件100的方法，從而減小了來自彎曲邊緣表面輪廓的影響，進而改善了FinFET器件100的性能(見圖8A)。例如，可以減小隔離區(qū)域150的頂面717的邊緣部分718的物理尺寸以最小化彎曲邊緣表面輪廓。這樣的彎曲邊緣表面輪廓的最小化增加了溝道區(qū)域的有效面積以及減小了柵極介電層130在鰭結構100拐角處的減薄以及有助于在柵極介電層130中的柵極氧化物厚度的一致性。此外，熱氫處理造成了鰭結構120的頂部拐角變成基本上圓形狀(見圖8A和圖8B)，這進一步有助于柵極氧化物厚度的一致性，進而改善了擊穿電壓和最小化FinFET器件100的泄露電流。

圖3至圖11示出了根據(jù)本發(fā)明的一些實施例的FinFET器件100的隨后制造工藝的中間階段的截面圖的實例。應該理解，可以在由圖3至圖11示出的操作之前、期間和/或之后提供附加操作。并且對于方法的額外的實施例，可以替代或消除以下所描述的一些操作。操作的順序可以互換。圖3至圖9中的截面圖從柵極下方截取，并且圖10和圖11中的截面圖在源極/漏極區(qū)域處截取。

圖3是根據(jù)本發(fā)明的實施例的FinFET器件100在制造階段的截面圖。在本實施例中，F(xiàn)inFET器件100包括襯底110。在一個實施例中，該襯底110包括晶體硅襯底(例如，晶圓)。取決于設計需求，可以使用p型襯底或n型襯底，且襯底110可以包括多個摻雜區(qū)域。在一些實施例中，摻雜區(qū)域摻雜有p型或n型摻雜劑。例如，摻雜區(qū)可摻雜有p型摻雜劑，諸如硼；n型摻雜劑，諸如磷或砷和/或它們的組合。摻雜區(qū)域可配置為用于n型FinFET，或者可選地配置為用于P型FinFET。

在一些可選實施例中，該襯底110由一些其他合適的元素半導體，諸如金剛石或鍺；合適的化合物半導體，諸如砷化鎵、碳化硅、砷化銦或磷化銦；或合適的合金半導體，諸如碳化硅鍺，磷砷化鎵或磷銦化鎵制成。同樣可選地，襯底可以包括外延層。例如，襯底可以具有位于塊狀半導體上面的外延層。此外，襯底可以是應變的以用于提高性能。例如，外延層可以包括與塊狀半導體的那些材料不同的半導體材料，諸如位于塊狀硅上面的硅鍺層或者位于塊狀硅鍺上面的硅層?？梢酝ㄟ^選擇性外延生長(SEG)形成這樣的應變的襯底。此外，襯底可包括SOI結構。同樣可選地，襯底可以包括諸如埋氧(BOX)層的掩埋介電層，埋氧(BOX)層通過注氧隔離(SIMOX)技術的隔離、晶圓接合、SEG或其他適當?shù)墓に嚩纬伞?/p>

在一個實施例中，在半導體襯底110上形成墊層304a和掩模層304b。例如，墊層304a可以是使用熱氧化工藝形成的具有氧化硅的薄膜。墊層304a在半導體襯底110和掩模層304b之間可以用作粘合層。墊層304a還可以用作用于蝕刻掩模層304b的蝕刻停止層。在至少一個實施例中，例如，掩模層304b是使用低壓化學汽相沉積(LPCVD)或等離子體增強化學汽相沉積(PECVD)由氮化硅形成的。掩模層304b在隨后的圖案化工藝期間用作硬掩模。在掩模層304b上形成光刻膠層306，且然后通過光刻圖案化工藝圖案化光刻膠層306?？梢栽趫D案化掩模層304b和墊層304a之后和溝槽蝕刻之前去除光刻膠層。

圖4是根據(jù)本發(fā)明的實施例的FinFET器件100在隨后制造工藝的一個階段的截面圖。蝕刻掩模層304b和墊層304a以暴露下面的半導體襯底110。然后，通過將圖案化的掩模層304b和墊層304a用作掩模來溝槽蝕刻暴露的半導體襯底110。

在溝槽蝕刻工藝中，可以通過包括干蝕刻、濕蝕刻或干蝕刻和濕蝕刻的組合的各種方法來蝕刻襯底110?？梢允褂煤鷼怏w(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₄F₈)、含氯氣體(例如，C1₂、CHCl₃、CC1₄和/或BC1₃)、含溴氣體(例如，HBr和/或CHBr₃)、含氧氣體、含碘氣體、其他適用的氣體和/或等離子體或它們的組合來實現(xiàn)干蝕刻工藝。

接下來，可以實施濕蝕刻操作以去除半導體襯底110的原生氧化物?？梢允褂孟♂尩臍浞?DHF)酸來實施濕蝕刻操作。半導體襯底110的介于溝槽402之間的部分形成半導體鰭120。鰭120可以是彼此平行地布置成條(從FinFET器件100的頂部看)，并且相對彼此密集間隔開。鰭120的每個具有寬度W和高度H，且通過溝槽402的寬度S與鄰近的鰭分隔開。例如，在一些實施例中，半導體鰭120的寬度W可以在從約3nm至約30nm的范圍內。

圖5是根據(jù)本發(fā)明的實施例的FinFET器件100在隨后制造工藝的一個階段的截面圖。溝槽402由介電材料502填充。介電材料502可以包括具有一種或多種介電材料的單層或多層結構，諸如氧化硅、氮化硅或高k介電材料、其他合適的介電材料和/或它們的組合的單層，或這些材料中的兩種或多種的多層。在一個或多個實施方式中，例如，介電材料502由通過LPCVD(低壓化學汽相沉積)、等離子體CVD或可流動CVD形成的二氧化硅制成。在可流動CVD中，沉積可流動介電材料而不是氧化硅。顧名思義，可流動介電材料在沉積期間可以“流動”以填充具有高高寬比的間隙或間隔。通常，將各種化學物質添加至含硅前體以允許沉積的膜流動。在一些實施例中，添加氮氫鍵?？闪鲃咏殡娗绑w(特別地，可流動氧化硅前體)的實例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(諸如三甲硅烷基胺(TSA))。在多重操作工藝中形成這些可流動氧化硅材料。在沉積可流動膜之后，將其固化然后退火以去除不需要的元素從而形成氧化硅。當去除不期望的元素時，可流動膜密度增加且收縮。在一些實施例中，進行多重退火工藝。固化和退火可流動膜。

在一些實施例中，還可以使用諸如氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)或低k介電材料的其他介電材料以形成介電材料502。在實施例中，使用硅烷(SiH₄)和氧氣(O₂)作為反應前體，使用高密度等離子體(HDP)CVD工藝形成介電材料502。在其他實施例中，可以使用次大氣壓CVD(SACVD)工藝或高縱橫比工藝(HARP)來形成介電材料502，其中，工藝氣體可以包括正硅酸乙酯(TEOS)和臭氧(O₃)。在又其他實施例中，可以使用旋涂介電(SOD)工藝來形成介電材料502，諸如氫倍半硅氧烷(HSQ)或甲基硅氧烷(MSQ)。在一些實施例中，填充的溝槽區(qū)域(或溝槽402)可以具有多層結構，諸如填充有氮化硅或氧化硅的熱氧化物襯墊層。

圖6是根據(jù)本發(fā)明的實施例的FinFET器件100在隨后制造工藝的各個階段的一個的截面圖。在介電材料502的沉積之后，然后實施諸如化學機械拋光(CMP)和/或回蝕刻工藝的平坦化操作，接下來去除掩模層304b和墊層304a。在平坦化操作之后，可以實施退火工藝。退火工藝包括快速熱退火(RTA)、激光退火工藝或其他合適的退火工藝。

在至少一個實施例中，由氮化硅形成掩模層304b，從而可以使用H₃PO₄的濕工藝去除掩模層304b。如果墊層304a由氧化硅形成，可以使用稀釋的HF去除墊層304a。介電材料502的在溝槽402中的剩余部分此處稱為隔離區(qū)域150。在一些實施例中，在隔離區(qū)域150的凹進之后，實施掩模層304b和墊層304a的去除，其中，在圖7中示出凹進操作。

圖7是根據(jù)本發(fā)明的實施例的FinFET器件100在隨后制造工藝的一個階段的截面圖。可以實施蝕刻工藝以蝕刻隔離區(qū)域150以從隔離區(qū)域150暴露半導體鰭120的上部722。蝕刻工藝可以包括干蝕刻工藝、濕蝕刻工藝或干蝕刻和濕蝕刻工藝的組合以去除隔離區(qū)域150的部分。應該理解，蝕刻工藝可以實施為一個蝕刻工藝或多個蝕刻工藝。

剩余的隔離區(qū)域150包括頂面717。此外，半導體鰭120的在剩余的隔離區(qū)域150的頂面717上方突出的上部722因此用于形成FinFET器件100的有源區(qū)域的部分，諸如溝道區(qū)域。半導體鰭120的上部722可以包括頂面723和側壁724。從隔離區(qū)域150的頂面717的半導體鰭120的上部722(將是溝道區(qū)域)的高度H1可以在約6nm至約100nm的范圍內。在一些實施例中，高度H1大于約100nm或小于約6nm。

如圖7所示,彎曲邊緣表面隔離區(qū)域718可以存在于由兩個鰭120相夾的隔離區(qū)域150的頂面717處。在本發(fā)明中，彎曲邊緣表面隔離結構由與在頂面717上具有平坦的中心的溝道區(qū)域120B的側壁724鄰接的彎曲邊緣限定。在一些實施例中，彎曲邊緣表面隔離結構718的高度ΔH在0.3H1<ΔH<0.5H1的范圍內，且在其他實施例中，在0.5H1<ΔH<0.7H1的范圍內。

彎曲邊緣表面隔離區(qū)域718減小了溝道區(qū)域120B中可用的表面面積且造成溝道區(qū)域的底部處的非均勻的柵極介電層。由彎曲邊緣表面隔離結構718造成的有源表面面積的減小對溝道電流的收集產(chǎn)生不利地影響。由減薄效應造成的非均勻氧化物的厚度還影響FinFET器件100的擊穿電壓和誘導橫跨柵極氧化物的泄露電流的增加。在鰭120的頂面723的邊緣附近可以觀察到泄露電流，其中，柵極氧化物的厚度小于側壁724和/或頂面723的厚度。在許多例子中，橫跨溝道區(qū)域120B的表面的厚度的變化可以變化超過0.6nm。由于Si定向效應,半導體鰭120的頂面723的邊緣處的柵極氧化物的厚度變得相對較小。該減薄的柵極氧化物可以引起來自等離子體誘導損壞的產(chǎn)量損失。

在本發(fā)明的一個或多個實施方式中，對鰭結構和凹進的氧化物部分施加熱氫處理以改善鰭結構的形狀和基本上消除在鰭結構和凹進的氧化物部分的界面處的彎曲邊緣表面隔離結構718。

在本實施例中，在諸如氫氣(H₂)的氫含量環(huán)境中應用熱氫處理。在一些實施例中，以在從約0.2每分鐘標準升(slm)至約50slm的范圍內的氣體流速應用熱氫處理。在一些實施例中，在從約700℃至約1100℃的范圍內的溫度下且在其他實施例中的在從約850℃至約1000℃的范圍內的溫度下應用熱氫處理。在一些實施例中，在約0.2Torr(托)至約760Torr的范圍內的壓力下應用熱氫處理。在一些實施例中，可以應用熱氫處理持續(xù)約20秒至約120秒的范圍內的時間。在一個或多個實施方式中，應用熱氫處理持續(xù)80秒的時間。

氫氣可以與諸如氦氣、氮氣或氬氣的一個或多個載體氣體組合。基于氫和載體氣體的總摩爾數(shù)，在載體氣體中的氫的濃度的范圍從2％至80％。在特定實施例中，使用氨氣(NH₃)。當使用NH₃時，根據(jù)該反應，在高溫下，NH₃可以分解成氫和氮：2NH₃→N₂+3H₂。

圖8A是根據(jù)本發(fā)明的實施例的FinFET器件100在隨后制造工藝的一個階段的截面圖。圖8B是在形成柵極介電層130之后的單一鰭的詳細視圖。如圖8A所示，在一些實施例中，在氫處理之后，可以減小或消除彎曲邊緣表面隔離結構，且鰭結構的上部拐角可以是圓形狀。例如，基于熱氫處理，半導體鰭120從第一鰭表面輪廓(例如，方形上部邊緣)調節(jié)至第二鰭表面輪廓(例如，基本上圓形上部邊緣)。如圖8A至圖8B所示，在一些實施例中，半導體鰭120的拐角處的曲率R的半徑可以是0.05W<R<0.5W，其中，W是半導體120的溝道區(qū)域的寬度，或在其他實施例中可以是0.1W<R<0.2W。在一些實施例中，彎曲邊緣表面隔離結構718的高度的變化是在0.05H1<ΔH’<0.1H1的范圍內，且在其他實施例中是在0.1H1<ΔH’<0.3H1的范圍內，其中，H1是半導體鰭120的上部722的高度。與在熱氫處理(見圖7)之前的鰭結構的上部邊緣723相比，在熱氫處理之后，寬度的部分和彎曲的高度的部分顯著增加。相反地，在熱氫處理之后，鰭結構和凹進的氧化物部分的界面處的底部邊緣(見圖7)，彎曲的高度的部分顯著減小。

由于熱氫處理，隔離區(qū)域的頂面717可以具有基本平坦的階梯高度。此外，由于應用的熱氫處理，半導體鰭120的頂面723具有基本上圓形狀的拐角?；旧掀教沟腟TI表面提供更大的溝道區(qū)域的有源表面面積，以及半導體鰭120的基本上圓形狀拐角提供均勻厚度的柵極電介質130，從而改善了擊穿電壓且最小化FinFET器件100的泄露電流。

圖9是根據(jù)學科技術的實施例的FinFET器件100在隨后制造工藝的一個階段的截面圖。柵極堆疊件920形成在襯底110上方的半導體鰭120的頂面723和側壁724上方且延伸至第一隔離區(qū)域150a和第二隔離區(qū)域150b的頂面717。柵極堆疊件920包括柵極介電層130和設置在柵極介電層130上方的柵電極層140。在柵極堆疊件920的形成期間，可以實施蝕刻隔離區(qū)域150的各種清洗/蝕刻工藝。

形成柵極電介質130以覆蓋半導體鰭120的溝槽區(qū)域的至少部分的頂面723和側壁724。為了簡化，在圖9中未示出在隔離區(qū)域的上部頂面上形成的柵極電介質。由于鰭結構的上部拐角通過熱氫處理變圓，柵極介電層可以具有在鰭結構上方基本上均勻的厚度(沒有或減小的減薄效應)。在溝道區(qū)域的底部處的隔離區(qū)域150的減小的彎曲邊緣表面輪廓(例如，彎曲邊緣表面隔離結構718的去除部分)還有助于柵極介電層130的均勻性。

在一些實施例中，柵極介電層130的厚度在約1.8納米(nm)至約5nm的范圍內，并且在其他實施例中，在約2.0nm至約4.4nm的范圍內。在特定實施例中，柵極介電層130的厚度可以在3nm至5nm的范圍內。在一個或多個實施方式中，柵極介電層130在隔離區(qū)域150的頂面717處具有第一厚度t₁、在半導體鰭120的頂面處具有第二厚度t₂以及在半導體鰭120的一個或多個側壁724處具有第三厚度t₃。如果在圖7所示的結構上形成柵極介電層130而不實施熱氫處理，橫跨溝道區(qū)域120B的表面的厚度的變化將大于0.6nm。相反地，通過添加熱氫處理，第一厚度t₁、第二厚度t₂以及第三厚度t₃的變化可以小于0.3nm。在其他實施例中，三個指定位置處的厚度的變化可以小于0.6nm。柵極介電層130的均勻的厚度可以最小化來自等離子體誘導的損壞的產(chǎn)量損失。消除柵極介電層130的減薄的部分可以減小柵極介電層130的減薄的部分處的泄露電流。

在一些實施例中，柵極介電層130包括氧化硅、氮化硅、氮氧化硅或高k電介質的一層或多層。高k介電材料可以包括金屬氧化物。用于高k電介質的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它們的混合物?？梢允褂弥T如原子層沉積(ALD)、化學汽相沉積(CVD)、物理汽相沉積(PVD)、熱氧化、UV-臭氧氧化或它們的組合的合適的工藝形成柵極介電層130。柵極介電層130可包括單層或多層結構。例如，柵極介電層130可以進一步包括界面層(未示出)以降低柵極介電層130和鰭120之間的損壞。界面層可以包括氧化硅。

然后，在柵極介電層130上形成柵電極層140。在至少一個實施例中，柵電極層140覆蓋一個以上的半導體鰭120的上部722，從而使得所得的FinFET器件100包括一個以上的鰭結構。在一些可選實施例中，半導體鰭120的上部722的每個可以用于形成單獨的FinFET器件100。柵電極層140可以包括單層或多層結構。柵電極層140可以包括多晶硅。此外，柵電極層140可以是利用均勻或非均勻摻雜的摻雜的多晶硅。在一些可選實施例中，柵電極層140包括諸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi的金屬、具有與襯底材料相容的功函數(shù)的其他導電材料或者它們的組合。可以使用諸如ALD、CVD、PVD、鍍或它們的組合的合適的工藝形成柵電極層140。

圖10是根據(jù)本發(fā)明的實施例的FinFET器件100在隨后制造工藝的一個階段的截面圖。在該實例中，沿著柵極堆疊件920的軸線外側截取的FinFET器件100的截面圖。

使半導體鰭120的未由柵電極層140覆蓋的部分凹進以形成具有位于隔離區(qū)域150的平坦頂面717下方的頂面1019的半導體鰭120的凹進部分1026。在一個實施例中，實施偏置蝕刻工藝以使溝道區(qū)域的未被保護或暴露的頂面1019凹進以形成半導體鰭120的凹進部分1026。在實施例中，使用HBr和/或Cl₂作為蝕刻氣體實施蝕刻工藝。

圖11是根據(jù)本發(fā)明的實施例的FinFET器件100在隨后制造工藝的一個階段的截面圖。通過在半導體鰭120的凹進部分1026上方選擇性地生長應變材料1130以及將應變材料1130在隔離區(qū)域150的頂面717上方延伸來生產(chǎn)圖11中描述的結構。由于應變材料1130的晶格常數(shù)與半導體鰭120的溝道區(qū)域不同，因此半導體鰭120的溝道區(qū)域是應變的或受應力的，以增加器件的載流子遷移率以及提高器件的性能。盡管在圖11中每個鰭上面的應變材料1130是連接的，但是可以相對于每個鰭單獨地形成應變材料1130。

在至少一個實施例中，通過LPCVD工藝外延生長諸如碳化硅(SiC)和/或磷化硅(SiP)的應變材料1130以形成n型FinFET的源極和漏極區(qū)域。在另一實施例中，通過LPCVD工藝外延生長諸如硅鍺(SiGe)的應變材料1130以形成p型FinFET的源極和漏極。單獨形成p型FinFET和n型FinFET。在這方面，可以使用光刻和蝕刻工藝限定n型外延區(qū)域或p型外延區(qū)域。例如，當處理n型外延區(qū)域時，形成諸如氮化硅(SiN)層的保護層以覆蓋p型外延區(qū)域(例如，S/D形成)。相反地，當處理p型外延區(qū)域時，SiN層可以覆蓋n型外延區(qū)域。

FinFET器件100僅用作一個實例?？梢栽谥T如數(shù)字電路、成像傳感器器件、異質半導體器件、動態(tài)隨機存取存儲器(DRAM)單元、單一電子晶體管(SET)和/或其他微電子器件(此處統(tǒng)稱為微電子器件)的各種應用中使用FinFET器件100。當然，本發(fā)明的各方面也適用于和/或容易適應其他類型的晶體管，包括單柵極晶體管、雙柵極晶體管和其他多柵極晶體管、并且可以用在許多不同的應用中，包括傳感器單元、存儲器單元、邏輯單元和其他。

本發(fā)明提供了一種制造FinFET器件100的方法，方法在FinFET器件100中形成隔離區(qū)域150以后使用熱氫處理操作從而減小了來自彎曲邊緣表面輪廓的影響，進而改善了FinFET器件100的性能。例如，可以減小隔離區(qū)域150的頂面處的邊緣部分的物理尺寸以最小化彎曲邊緣表面輪廓。這樣的彎曲邊緣表面輪廓的最小化通過防止柵極介電層130的減薄增加了溝道區(qū)域的有源表面面積且有助于在溝道區(qū)域的底部處的柵極電介質厚度的均勻性。此外，熱氫處理造成鰭結構120的頂部拐角基本上變?yōu)閳A形狀，這進一步有助于柵極氧化物厚度的均勻性，從而改善了擊穿電壓和最小化FinFET器件100的泄露電流。

在實施例中，本文描述了一種制造FinFET器件的方法。該方法包括提供具有鰭結構的襯底，鰭結構的上部具有第一鰭表面輪廓。該方法還包括在襯底上形成與鰭結構接觸的隔離區(qū)域。該方法還包括通過蝕刻工藝使隔離區(qū)域的至少部分凹進以形成凹進部分和暴露鰭結構的上部，該凹進部分具有第一隔離表面輪廓。該方法還包括對鰭結構和凹進部分應用熱氫處理。該方法還包括通過熱氫處理，在鰭結構上方形成具有基本上均勻厚度的柵極介電層，其中，將凹進部分從第一隔離表面輪廓調節(jié)至第二隔離表面輪廓且將鰭結構從第一鰭表面輪廓調節(jié)至第二鰭表面輪廓。

在另一實施例中，本文描述了一種制造FinFET器件的方法。該方法包括提供具有鰭結構的襯底，該鰭結構的上部具有第一鰭表面輪廓。該方法還包括在襯底上形成隔離區(qū)域從而在隔離區(qū)域中嵌入鰭結構中。該方法還包括通過蝕刻工藝使隔離區(qū)域的至少部分凹進以形成凹進部分和暴露鰭結構的上部，該凹進部分具有在鄰近的兩個鰭結構之間的第一隔離表面輪廓。該方法還包括對鰭結構和凹進部分應用熱氫處理。該方法還包括通過熱氫處理，在鰭結構的暴露上部上方形成具有基本上均勻厚度的柵極介電層，其中，將凹進部分從第一隔離表面輪廓調節(jié)至第二隔離表面輪廓且將鰭結構的上部從第一鰭表面輪廓調節(jié)至第二鰭表面輪廓。

在又另一實施例中，一種半導體器件包括襯底和具有基本上圓形的拐角的頂面的鰭結構，基本上圓形的拐角由第一曲率半徑和第二曲率半徑限定，其中，第一曲率半徑與沿著頂面彎曲的鰭結構中的溝道區(qū)域的寬度的部分相關且第二曲率半徑與沿著鰭結構的側壁彎曲的溝道區(qū)域的高度的部分相關。半導體器件還包括在襯底上方形成的且與鰭結構的至少側壁接觸的隔離區(qū)域，基于熱氫處理，隔離區(qū)域包括具有基本上平坦的階梯高度的頂面，基本上平坦的階梯高度由從鰭結構的側壁朝向隔離區(qū)域的頂面的下行斜坡限定，基本上平坦的階梯高度與溝道區(qū)域的高度的部分相關的。半導體器件還包括形成為與鰭結構接觸且與隔離區(qū)域的頂面接觸的柵極介電層，基于熱氫處理，柵極介電層在鰭結構和隔離區(qū)域上方具有基本上均勻的厚度。

根據(jù)本發(fā)明的一個實施例，提供了一種制造鰭式場效應晶體管(FinFET)器件的方法，所述方法包括：提供具有鰭結構的襯底，所述鰭結構的上部具有第一鰭表面輪廓；在所述襯底上形成隔離區(qū)域且所述隔離區(qū)域與所述鰭結構接觸；通過蝕刻工藝使所述隔離區(qū)域的至少部分凹進以形成凹進部分且暴露所述鰭結構的所述上部，所述凹進部分具有第一隔離表面輪廓；對所述鰭結構和所述凹進部分應用熱氫處理；以及在所述鰭結構上方形成具有基本上均勻厚度的柵極介電層，其中，通過熱氫處理將所述凹進部分從所述第一隔離表面輪廓調節(jié)至第二隔離表面輪廓且將所述鰭結構從所述第一鰭表面輪廓調節(jié)至第二鰭表面輪廓。

在上述方法中，在氫氣環(huán)境中應用所述熱氫處理。

在上述方法中，應用所述熱氫處理包括使氫氣以在0.2標準升/分鐘(slm)至50slm范圍內的氣體流速流動。

在上述方法中，在750℃至1100℃的范圍內的溫度下，應用所述熱氫處理。

在上述方法中，在0.2Torr至760Torr的范圍內的壓力下，應用所述熱氫處理。

在上述方法中，應用所述熱氫處理持續(xù)20秒至120秒的范圍內的時間。

在上述方法中，在形成所述柵極介電層中，所述柵極介電層形成為在所述凹進部分的頂面處具有第一厚度、在所述鰭結構的頂面處具有第二厚度以及在所述鰭結構的一個或多個側壁處具有第三厚度，并且所述第一厚度、所述第二厚度和所述第三厚度彼此變化小于0.3納米。

在上述方法中，還包括：在所述鰭結構的至少部分上方和在所述隔離區(qū)域上方形成柵極結構；通過蝕刻所述鰭結構的部分形成第二凹進部分；以及在所述第二凹進部分中和所述第二凹進部分之上形成外延層。

在上述方法中，所述第一鰭表面輪廓包括位于所述鰭結構的所述上部處的方形邊緣，所述第二鰭表面輪廓包括位于所述鰭結構的所述上部處的基本上圓形的邊緣，所述第一隔離表面輪廓包括位于所述凹進部分的上部處的基本上圓形的邊緣，以及所述第二隔離表面輪廓包括位于所述凹進部分的所述上部處的方形邊緣。

根據(jù)本發(fā)明的另一實施例，還提供了一種制造鰭式場效應晶體管(FinFET)器件的方法，所述方法包括：提供具有鰭結構的襯底，所述鰭結構的每個鰭結構的上部具有第一鰭表面輪廓；在所述襯底上形成隔離區(qū)域使得所述鰭結構嵌入在所述隔離區(qū)域中；通過蝕刻工藝使所述隔離區(qū)域的至少部分凹進以形成凹進部分且暴露所述鰭結構的上部，所述凹進部分具有位于鄰近的兩個鰭結構之間的第一隔離表面輪廓；對所述鰭結構和所述凹進部分應用熱氫處理；以及在所述鰭結構的所述暴露的上部上方形成具有基本上均勻厚度的柵極介電層，其中，通過所述熱氫處理，將所述凹進部分從所述第一隔離表面輪廓調節(jié)至第二隔離表面輪廓且將所述鰭結構的所述上部從所述第一鰭表面輪廓調節(jié)至第二鰭表面輪廓。

在上述方法中，所述第一鰭表面輪廓包括位于所述鰭結構的所述上部處的方形邊緣，所述第二鰭表面輪廓包括位于所述鰭結構的所述上部處的基本上圓形的邊緣，所述第一隔離表面輪廓包括位于所述凹進部分的上部處的基本上圓形的邊緣，以及所述第二隔離表面輪廓包括位于所述凹進部分的所述上部處的方形邊緣。

在上述方法中，應用所述熱氫處理包括使氫氣以在0.2標準升/分鐘(slm)至50slm范圍內的氣體流速流動。

在上述方法中，在750℃至1100℃的范圍內的溫度下，應用所述熱氫處理。

在上述方法中，在0.2Torr至760Torr的范圍內的壓力下，應用所述熱氫處理。

在上述方法中，應用所述熱氫處理持續(xù)20秒至120秒的范圍內的時間。

在上述方法中，在形成所述柵極介電層中，所述柵極介電層形成為在所述凹進部分的頂面處具有第一厚度、在所述鰭結構的頂面處具有第二厚度以及在所述鰭結構的一個或多個側壁處具有第三厚度，并且所述第一厚度、所述第二厚度和所述第三厚度彼此變化小于0.3納米。

在上述方法中，還包括：在所述鰭結構的至少部分上方和在所述隔離區(qū)域上方形成柵極結構；通過蝕刻所述鰭結構的部分形成第二凹進部分；以及在所述第二凹進部分中和所述第二凹進部分之上形成外延層。

根據(jù)本發(fā)明的又一實施例，還提供了一種半導體器件，包括：襯底；鰭結構，具有帶有基本上圓形的拐角的頂面，所述基本上圓形的拐角由第一曲率半徑和第二曲率半徑限定，其中，所述第一曲率半徑與所述鰭結構中的溝道區(qū)域的沿著所述頂面彎曲的寬度的部分相關，所述第二曲率半徑與所述溝道區(qū)域的沿著所述鰭結構的側壁彎曲的高度的部分相關；隔離區(qū)域，形成在所述襯底上方且與所述鰭結構的至少側壁接觸，所述隔離區(qū)域基于熱氫處理具有帶有基本上平坦的階梯高度的頂面，所述基本上平坦的階梯高度由從所述鰭結構的所述側壁朝向所述隔離區(qū)域的所述頂面的下行斜坡限定，所述基本上平坦的階梯高度與所述溝道區(qū)域的所述高度的部分相關；以及柵極介電層，形成為與所述鰭結構接觸且與所述隔離區(qū)域的所述頂面接觸，基于所述熱氫處理，所述柵極介電層在所述鰭結構和所述隔離區(qū)域上方具有基本上均勻的厚度。

在上述半導體器件中：所述柵極介電層在所述隔離區(qū)域的所述頂面處具有第一厚度，所述柵極介電層在所述鰭結構的所述頂面處具有第二厚度，所述柵極介電層在所述鰭結構的一個或多個側壁處具有第三厚度，以及所述第一厚度、所述第二厚度和所述第三厚度彼此變化小于0.3納米。

在上述半導體器件中，還包括：柵極堆疊件，所述柵極堆疊件包括柵電極層和所述柵極介電層，所述柵極堆疊件覆蓋所述鰭結構的部分；以及源極和漏極，每個所述源極和漏極均包括設置在形成在所述鰭結構中的凹進部分中和所述凹進部分上方的應力源層，所述應力源層對所述鰭結構的由所述柵極堆疊件覆蓋的溝道區(qū)域施加應力。

上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發(fā)明的方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實現(xiàn)與在此所介紹實施例相同的目的和/或實現(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。