本發(fā)明涉及集成電路，并且更具體地涉及從其背面檢測(cè)集成電路襯底的潛在薄化。

背景技術(shù)：

必須盡可能針對(duì)攻擊(特別是被設(shè)計(jì)用于發(fā)現(xiàn)所存儲(chǔ)的數(shù)據(jù)的攻擊)保護(hù)集成電路，特別是裝備具有包含敏感信息的存儲(chǔ)器的那些集成電路。

一個(gè)可能的攻擊可以由例如借由激光束而實(shí)現(xiàn)的聚焦的離子束(fib－聚焦離子束)而實(shí)現(xiàn)。

當(dāng)由犯罪者以如此方式從其背面薄化集成電路的襯底以便盡可能靠近形成在其正面上的集成電路的部件時(shí)該攻擊的效率增大。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)一個(gè)實(shí)施例及其實(shí)施方式，因此提供了一種從其背面檢測(cè)集成電路的襯底的可能薄化的方法，這是易于實(shí)施的并且在所占據(jù)表面積方面是特別緊湊小型化的。

因此，應(yīng)用有利地提供了由集成電路的絕緣區(qū)域、例如“淺溝槽隔離(使用縮寫(xiě)sti)”類型的絕緣區(qū)域所占據(jù)的空間，以便于形成導(dǎo)電接觸，導(dǎo)電接觸的端部將出現(xiàn)在下方襯底區(qū)域中，以便于能夠測(cè)量表示在這兩個(gè)端部之間的電阻的量。

延伸進(jìn)入絕緣區(qū)域中的這兩個(gè)接觸的形成對(duì)于由集成電路所占據(jù)的表面區(qū)域沒(méi)有影響。此外，當(dāng)薄化襯底直至其非常接近或者甚至到達(dá)時(shí)，絕緣區(qū)域?qū)?dǎo)致在這兩個(gè)接觸之間電阻的增大，這將是易于可測(cè)量的。

同樣有利的是，由與用于制造集成電路的傳統(tǒng)方法完美地兼容的方法而提供該接觸的形成。

根據(jù)一個(gè)方面，提供了一種用于從其背面檢測(cè)集成電路的半導(dǎo)體襯底的薄化的方法，包括測(cè)量表示在位于絕緣區(qū)域(例如淺溝槽隔離)與下方襯底區(qū)域之間的界面處的兩個(gè)導(dǎo)電接觸的端部之間電阻的物理量，兩個(gè)導(dǎo)電接觸至少部分地延伸進(jìn)入所述絕緣區(qū)域中。

根據(jù)另一方面，提供了一種集成電路，包括半導(dǎo)體襯底，形成在襯底內(nèi)的例如淺溝槽隔離類型的至少一個(gè)絕緣區(qū)域，以及包括至少部分地延伸進(jìn)入所述絕緣區(qū)域中的兩個(gè)導(dǎo)電接觸的檢測(cè)器，每個(gè)具有位于絕緣區(qū)域與下方襯底區(qū)域之間的界面處的第一端部，以及第二端部；兩個(gè)第二端部旨在連接至集成電路，優(yōu)選地被并入集成電路中，被配置用于遞送表示兩個(gè)第一端之間電阻值的電信號(hào)。

根據(jù)一個(gè)實(shí)施例，集成電路通常包括位于襯底頂部上的電介質(zhì)層(由本領(lǐng)域技術(shù)人員已知為用于前金屬電介質(zhì)的縮寫(xiě)pmd)以及位于電介質(zhì)層頂部上的至少第一金屬化層。兩個(gè)導(dǎo)電接觸繼而也延伸進(jìn)入電介質(zhì)層中，它們的第二端部通向第一金屬化層。

通常，集成電路包括從襯底突出的數(shù)個(gè)部件。這是例如用于晶體管柵極區(qū)域的情形。這些晶體管可以是具有各種柵極氧化物厚度的單柵極晶體管，或者另外是諸如用于非易失性存儲(chǔ)器的那些(flash或eeprom存儲(chǔ)器)的雙柵極晶體管。

集成電路接著通常包括刻蝕停止層(稱作cesl：接觸刻蝕停止層)，顯著地覆蓋了部件的突出部分并且一方面位于所述介質(zhì)層與所述絕緣區(qū)域之間并且另一方面位于襯底和所述絕緣區(qū)域之間。額外的導(dǎo)電接觸隨后通過(guò)刻蝕停止層與部件的一些突出部分以及與襯底的硅化區(qū)域(包括金屬硅化物的區(qū)域)形成接觸。

此外，用于標(biāo)識(shí)可能的襯底薄化的所述兩個(gè)導(dǎo)電接觸也穿過(guò)所述刻蝕停止層。

根據(jù)另一方面，提供了一種用于形成如此前所限定的集成電路的兩個(gè)導(dǎo)電接觸的方法，其中用于形成這兩個(gè)接觸的刻蝕操作等同于用于形成所述額外接觸的那些操作。

更具體地，根據(jù)其中半導(dǎo)體襯底包括硅的一個(gè)實(shí)施例，所述刻蝕操作包括相對(duì)于硅并且相對(duì)于硅化區(qū)域的金屬硅化物是選擇性的、被設(shè)計(jì)用于對(duì)刻蝕停止層刻蝕的最終刻蝕步驟，該最終刻蝕步驟是也允許刻蝕絕緣區(qū)域材料的定時(shí)刻蝕工藝，刻蝕時(shí)間根據(jù)所述絕緣區(qū)域深度而確定。

本發(fā)明人實(shí)際上已經(jīng)觀察到，為了允許未來(lái)的接觸件與硅化區(qū)域形成接觸，允許對(duì)刻蝕停止層刻蝕的該最終刻蝕步驟在并不具有任何特定修改的情形下也允許刻蝕絕緣區(qū)域，以便于形成被設(shè)計(jì)用于容納允許檢測(cè)襯底的可能薄化的未來(lái)接觸的孔口。

為此目的，足以確定根據(jù)絕緣區(qū)域深度的刻蝕時(shí)間，以便于使得孔口出現(xiàn)在與下方襯底區(qū)域的界面處。此外，因?yàn)樵摽涛g相對(duì)于硅并且相對(duì)于金屬硅化物是選擇性的，因此額外的刻蝕時(shí)間對(duì)于硅化區(qū)域?qū)H具有非常有限的顯著影響。

因此注意在絕緣區(qū)域內(nèi)這些接觸的形成優(yōu)選地與集成電路中現(xiàn)有的傳統(tǒng)刻蝕操作兼容并且僅要求“接觸”掩模的修改。

附圖說(shuō)明

一旦查閱了非限定性實(shí)施例及其實(shí)施方式的詳細(xì)說(shuō)明并且從附圖將使得本發(fā)明的其他優(yōu)點(diǎn)和特征變得明顯，其中：

－圖1和圖2是本發(fā)明的各個(gè)實(shí)施例及其實(shí)施方式的示意說(shuō)明。

具體實(shí)施方式

在圖1中，參考標(biāo)記ic表示集成電路，包括例如具有p型導(dǎo)電性的半導(dǎo)體襯底sb，包括例如淺溝槽隔離(sti)類型的至少一個(gè)絕緣區(qū)域ris，其在此處所示的示例中位于具有n導(dǎo)電類型的阱cs的頂部上。

襯底的頂面(或正面)fs由通常為氮化硅sin的刻蝕停止層1(cesl層)覆蓋。該層1由電介質(zhì)層2覆蓋，通常由本領(lǐng)域技術(shù)人員標(biāo)注為縮寫(xiě)pmd，pmd將刻蝕停止層1與集成電路的互連部分的第一金屬化層m1分隔，集成電路的互連部分的第一金屬化層m1通常由本領(lǐng)域技術(shù)人員標(biāo)注為縮寫(xiě)beol(用于制造線后端)。

為了能夠從與其頂面或正面fs相對(duì)的其背面fa檢測(cè)襯底sb的潛在薄化，集成電路ic包括檢測(cè)器dt，檢測(cè)器dt在此包括延伸穿過(guò)介質(zhì)層2、刻蝕停止層1和絕緣區(qū)域ris的兩個(gè)導(dǎo)電接觸c1、c2。

兩個(gè)接觸c1和c2分別具有兩個(gè)第一端部ex11和ex21，位于在絕緣區(qū)域ris與下方襯底區(qū)域(此處為阱cs)之間的界面處。

兩個(gè)接觸c1和c2也分別包括兩個(gè)第二端部ex12和ex22，與第一端部相對(duì)，位于在介質(zhì)層2與第一金屬化層m1之間的界面處。

這兩個(gè)第二端部ex12和ex22與金屬化層m1的兩個(gè)金屬跡線pst1和pst2接觸，這兩個(gè)接觸連接至電路3。

盡管并非不可缺少，但該電路3優(yōu)選地包括在集成電路ic內(nèi)。

電路3在此借由非限定性示例的方式包括比較器31，其非反相輸入端連接至電壓分壓橋30，并且其反相輸入端連接至金屬跡線pst2并且因此連接至接觸c2。

另一金屬跡線pst1以及因此另一接觸c1連接至電源電壓，在此為接地gnd。

比較器31將存在于金屬跡線pst2上的電壓與由電壓分壓器30提供的參考電壓比較，并且遞送信號(hào)s，其數(shù)值表示存在于金屬跡線pst2上的電壓比參考電壓更低或者相反的事實(shí)。

此外，電壓pst2是表示在由兩個(gè)接觸c1和c2以及下方襯底區(qū)域cs形成的電阻性通道中流動(dòng)的電流的量，并且特別地表示該下方襯底區(qū)域的電阻。

如果襯底并未薄化，對(duì)于0.8微米量級(jí)的兩個(gè)接觸之間的距離l以及等于0.8μm的寬度w(對(duì)于90納米技術(shù)而言)，兩個(gè)第一端部ex11和ex21之間電阻為低，例如10kω的量級(jí)。

相反地，如果攻擊者薄化襯底sb以便于非常接近或甚至到達(dá)絕緣區(qū)域ris，則兩個(gè)第一端部ex11和ex21之間電阻顯著增大(以達(dá)到例如20kω的數(shù)值)，這接著引起跡線pst2上電壓的增大以及比較器31的切換，信號(hào)s接著代表襯底的薄化。

將明顯的是，在該情形中，在此并未示出的處理機(jī)構(gòu)(例如邏輯電路)可以抑制集成電路的操作。

現(xiàn)在更特別地參照?qǐng)D2以便于描述接觸c1和c2的一個(gè)實(shí)施例。

圖2示意性示出了集成電路的其他部件，借由非限定性示例的方式諸如兩個(gè)晶體管t1和t2。

晶體管t1是具有雙柵極區(qū)域p1和p2的晶體管，諸如用于例如閃存或eeprom類型的非易失性存儲(chǔ)器中的那些。

第一柵極區(qū)域p1由第一柵極氧化物ox1與襯底隔離，并且兩個(gè)柵極區(qū)域p1和p2由第二柵極氧化物ox2相互隔離。

晶體管t2是常規(guī)的晶體管，其柵極區(qū)域p1由柵極氧化物ox3與襯底隔離。

這些晶體管的源極、漏極和柵極區(qū)域傳統(tǒng)地包括接近它們表面的金屬硅化物的區(qū)域(硅化區(qū)域)zs1、zs2、zs3、zs4和zs5。

這些硅化區(qū)域的某些區(qū)域旨在由額外的導(dǎo)電接觸件(例如硅化區(qū)域zs3、zs4和zs5)接觸。

圖2示出了孔口ord1、ord2和ord3，其將由一個(gè)或多個(gè)導(dǎo)電材料(例如鎢)填充，以便于形成前述的三個(gè)額外導(dǎo)電接觸，以及示出了兩個(gè)孔口or1和or2，兩個(gè)孔口or1和or2旨在由相同的導(dǎo)電金屬填充以便于形成兩個(gè)導(dǎo)電接觸c1和c2。

這些各種孔口由刻蝕步驟得到，刻蝕步驟在此包括四個(gè)等離子刻蝕操作gv1、gv2、gv3和gv4，在所采用的處理氣體方面具有顯著的傳統(tǒng)特性。

傳統(tǒng)地，由通常本領(lǐng)域技術(shù)人員已知為縮寫(xiě)barc的抗反射層覆蓋電介質(zhì)層2。該抗反射層在抗蝕劑層之下，抗蝕劑層經(jīng)歷光刻步驟和以如此方式暴露至光而限定各個(gè)孔口ord1-ord3以及or1－or2的位置。

隨后，在抗蝕劑顯影之后，執(zhí)行通常是等離子刻蝕的第一刻蝕gv1以便于移除抗反射層位于抗蝕劑孔洞中的那部分。

借由非限定性示例的方式，在90納米技術(shù)中，cf4可以在約80毫托的壓力下用作處理氣體。

接著，執(zhí)行第二刻蝕gv2，其允許刻蝕電介質(zhì)層2的第一部分。

該第二刻蝕gv2是相當(dāng)激進(jìn)的等離子刻蝕，其在100毫托壓力下使用例如ch2f2作為處理氣體。

然而，該激進(jìn)刻蝕在孔口中產(chǎn)生“柱筒(barrel)”效應(yīng)；換言之，刻蝕越多，將得到越大的孔口直徑。

為此原因，在選擇時(shí)間之后中斷該第二刻蝕gv2以由第三刻蝕gv3替換，gv3不僅將刻蝕剩余的電介質(zhì)層2，而且也以如此方式聚合了孔口的側(cè)邊以便于最終獲得事實(shí)上圓柱形的孔口。

借由非限定性示例的方式，c4f6可以在約45毫托的壓力下選擇用于該第三等離子刻蝕gv3。

當(dāng)完成了這些刻蝕操作時(shí)，各個(gè)孔口通向刻蝕停止層1。

隨后執(zhí)行第四等離子刻蝕gv4以便于刻蝕層1，以便于通向硅化區(qū)域zs4、zs5和zs3。

借由非限定性示例的方式，此次chf3可以在約120毫托壓力下用作處理氣體。

該第四刻蝕gv4是定時(shí)刻蝕，其也允許如圖2中所示刻蝕絕緣區(qū)域ris的絕緣材料(例如硅的硅化物)。

刻蝕時(shí)間取決于絕緣區(qū)域的高度h，并且本領(lǐng)域技術(shù)人員將知曉如何將刻蝕時(shí)間以如此方式取決于刻蝕特性而調(diào)整，以使得孔口or1和or2達(dá)到下方的襯底區(qū)域cs。

此外，刻蝕時(shí)間的該增長(zhǎng)事實(shí)上對(duì)于硅化區(qū)域zs3、zs4和zs5不具有影響，因?yàn)樵摽涛g化學(xué)劑相對(duì)于金屬硅化物并相對(duì)于硅是選擇性的。

為此原因，兩個(gè)接觸c1和c2的形成將僅要求“接觸”掩模的局部修改并且刻蝕gv4的時(shí)間相對(duì)于傳統(tǒng)刻蝕gv4而增長(zhǎng)。