本發(fā)明申請是國際申請日為2011年9月30日、國際申請?zhí)枮閜ct/jp2011/072584、進入中國國家階段的國家申請?zhí)枮?01180073865.5、發(fā)明名稱為“半導(dǎo)體器件”的發(fā)明申請的分案申請。

本發(fā)明涉及半導(dǎo)體器件，尤其涉及適用于例如在空調(diào)的逆變器、計算機電源的dc/dc轉(zhuǎn)換器、混合動力汽車或電動汽車的逆變器模塊等中使用的功率半導(dǎo)體器件的有效技術(shù)。

背景技術(shù)：

在日本特表2000-506313號公報(專利文獻1)中記載有提供一種同時實現(xiàn)低導(dǎo)通電阻和高耐壓的開關(guān)元件的技術(shù)。具體而言，在專利文獻1中記載有對以碳化硅(sic)為材料的結(jié)型fet(junctionfieldeffecttransistor：結(jié)型場效應(yīng)晶體管)和以硅(si)為材料的mosfet(metaloxidesemiconductorfieldeffecttransistor：金氧半場效應(yīng)晶體管)進行級聯(lián)(cascode)連接的結(jié)構(gòu)。

在日本特開2008-198735號公報(專利文獻2)中記載有如下結(jié)構(gòu)：為了提供低導(dǎo)通電壓且高耐壓的元件，將以sic為材料的fet、和以si為材料的二極管串聯(lián)連接。

在日本特開2002-208673號公報(專利文獻3)中記載有如下構(gòu)造：為了削減功率模塊的面積，使開關(guān)元件和二極管隔著平板連接端子而層疊。

在日本特開2010-206100號公報(專利文獻4)中記載有通過提高以sic為材料的常閉型的結(jié)型fet的閾值電壓來防止誤點弧的技術(shù)。具體而言，在sic襯底上配置結(jié)型fet和mosfet，并在結(jié)型fet的柵電極上以二極管方式連接mosfet。

現(xiàn)有技術(shù)文獻

專利文獻

專利文獻1：日本特表2000-506313號公報

專利文獻2：日本特開2008-198735號公報

專利文獻3：日本特開2002-208673號公報

專利文獻4：日本特開2010-206100號公報

技術(shù)實現(xiàn)要素：

作為同時實現(xiàn)耐壓提高和導(dǎo)通電阻降低的開關(guān)元件，存在使用級聯(lián)連接方式的開關(guān)元件。使用級聯(lián)連接方式的開關(guān)元件例如是將使用了帶隙(bandgap)比硅(si)大的材料的常開型的結(jié)型fet(junctionfieldeffecttransistor)、和使用了硅(si)的常閉型的mosfet(metaloxidesemiconductorfieldeffecttransistor)串聯(lián)連接的結(jié)構(gòu)。根據(jù)該級聯(lián)連接方式的開關(guān)元件，能夠通過絕緣耐壓大的結(jié)型fet來確保耐壓，并且，基于常開型的結(jié)型fet而使導(dǎo)通電阻降低，基于低耐壓的mosfet而使導(dǎo)通電阻降低，由此，能夠得到同時實現(xiàn)了耐壓提高和導(dǎo)通電阻降低的開關(guān)元件。

在該級聯(lián)連接而成的開關(guān)元件的安裝結(jié)構(gòu)中，采用了通過焊接導(dǎo)線將形成有結(jié)型fet的半導(dǎo)體芯片和形成有mosfet的半導(dǎo)體芯片連接起來的結(jié)構(gòu)。本發(fā)明人新發(fā)現(xiàn)，在該結(jié)構(gòu)的情況下，由于存在于焊接導(dǎo)線的寄生電感的影響、結(jié)型fet的漏電流的影響，在進行開關(guān)時，會導(dǎo)致在低耐壓的mosfet的源極與漏極之間施加有設(shè)計耐壓以上大小的電壓。像這樣，當在低耐壓的mosfet上施加有設(shè)計耐壓以上的電壓時，mosfet可能被擊穿，從而導(dǎo)致半導(dǎo)體器件的可靠性下降。

本發(fā)明的目的在于提供一種能夠提高半導(dǎo)體器件的可靠性的技術(shù)。

本發(fā)明的上述以及其他目的和新型特征可以從本說明書的記述及附圖得以明確。

說明本申請所公開的發(fā)明中的具有代表性的方案的概要，如下所述。

一個實施方式的半導(dǎo)體器件的特征在于，形成有結(jié)型fet的半導(dǎo)體芯片的柵極焊盤以與其他引線(柵極引線和漏極引線)相比更靠近源極引線的方式配置。

發(fā)明效果

簡單說明根據(jù)本申請所公開的發(fā)明中的具有代表性的方案得到的效果，如下所述。

根據(jù)一個實施方式，能夠提高半導(dǎo)體器件的可靠性。另外，能夠?qū)崿F(xiàn)半導(dǎo)體器件的電特性的提高。

附圖說明

圖1是表示采用了級聯(lián)連接方式的開關(guān)元件的電路結(jié)構(gòu)圖。

圖2的(a)是表示將級聯(lián)連接的結(jié)型fet和mosfet用作開關(guān)元件的逆變器的電路圖。圖2的(b)是表示將構(gòu)成上支路的開關(guān)元件接通的情況下的波形的圖，圖2的(c)是表示將構(gòu)成上支路的開關(guān)元件斷開的情況下的波形的圖。

圖3是表示本發(fā)明的實施方式1的半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖4是表示實施方式1的其他半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖5是表示變形例1的半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖6是表示變形例1的其他半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖7是表示變形例1的其他半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖8是表示圖7的一個截面的剖視圖。

圖9是表示變形例1的其他半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖10是表示圖9的一個截面的剖視圖。

圖11是表示變形例1的其他半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖12的(a)是表示現(xiàn)有技術(shù)的開關(guān)元件和寄生電感的存在位置的電路圖，圖12的(b)是表示實施方式1的開關(guān)元件和寄生電感的存在位置的電路圖。另外，圖12的(c)是表示本變形例1的開關(guān)元件和寄生電感的存在位置的電路圖。

圖13是表示變形例2的半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖14是表示圖13的一個截面的剖視圖。

圖15是表示變形例2的其他半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖16是表示圖15的一個截面的剖視圖。

圖17是表示變形例3的半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖18是表示圖17的一個截面的剖視圖。

圖19是表示變形例3的其他半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖20是表示圖19的一個截面的剖視圖。

圖21是表示變形例4的半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖22是表示圖21的一個截面的剖視圖。

圖23是表示變形例4的其他半導(dǎo)體器件的安裝結(jié)構(gòu)圖。

圖24是表示圖23的一個截面的剖視圖。

圖25是表示實施方式2的層疊半導(dǎo)體芯片的結(jié)構(gòu)圖。

圖26是表示實施方式2的層疊半導(dǎo)體芯片的其他結(jié)構(gòu)的圖。

圖27是圖25及圖26的在a-a線處剖切而成的剖視圖。

圖28是表示變形例的層疊半導(dǎo)體芯片的結(jié)構(gòu)圖。

圖29是表示變形例的層疊半導(dǎo)體芯片的其他結(jié)構(gòu)的圖。

圖30是圖28及圖29的在a-a線處剖切而成的剖視圖。

圖31是表示實施方式2的mosfet的器件構(gòu)造的剖視圖。

圖32是表示級聯(lián)連接而成的開關(guān)元件中的電流路徑的圖。圖32的(a)是表示接通時的電流路徑的圖，圖32的(b)是表示斷開時流動的漏電流的電流路徑的圖。

圖33是表示實施方式2的結(jié)型fet的器件構(gòu)造的剖視圖。

圖34是表示實施方式2的結(jié)型fet的其他器件構(gòu)造的剖視圖。

附圖標記說明

actj有源區(qū)域

actm有源區(qū)域

chp1半導(dǎo)體芯片

chp2半導(dǎo)體芯片

cl溝道長

clp夾子

d漏極

d1漏極

d2漏極

dej漏電極

dem漏電極

dftj漂移層

dftm漂移層

dj1漏極

dj2漏極

dl漏極引線

dm漏極

dm1漏極

dm2漏極

g柵電極

ge柵電極

gj柵電極

gj1柵電極

gj2柵電極

gl柵極引線

gm柵電極

gm1柵電極

gm2柵電極

gox柵極絕緣膜

gpj柵極焊盤

gpm柵極焊盤

gpst柵極引線柱部

id額定電流

idl漏電流

il1絕緣膜

il2絕緣膜

lgi1寄生電感

lgi2寄生電感

ll負載電感

ls寄生電感

lse1寄生電感

lse2寄生電感

mr封固體

pkg1封裝

pkg2封裝

pkg3封裝

pkg4封裝

pkg5封裝

pkg6封裝

pkg7封裝

pkg8封裝

pkg9封裝

pkg10封裝

pkg11封裝

pkg12封裝

pkg13封裝

plt芯片搭載部

plt1芯片搭載部

plt2芯片搭載部

pr主體區(qū)域

q1結(jié)型fet

q1a結(jié)型fet

q1b結(jié)型fet

q2mosfet

q2amosfet

q2bmosfet

s源極

s1源極

s2源極

se源電極

se中間節(jié)點

sj源極

sj1源極

sj2源極

sl源極引線

sm源極

sm1源極

sm2源極

spj源極焊盤

spm源極焊盤

spst源極引線柱部

sr源極區(qū)域

subj半導(dǎo)體襯底

subm半導(dǎo)體襯底

tmj終接區(qū)域

tmm終接區(qū)域

tr溝槽

vak電壓

vdsu電壓

vdsmu電壓

vdsmd電壓

wds導(dǎo)線

wgj導(dǎo)線

wgm導(dǎo)線

wsm導(dǎo)線

具體實施方式

在以下實施方式中，為方便起見，必要時分成多個部分或?qū)嵤┓绞竭M行說明，但是，除特別明示的情況以外，它們之間并不是毫無關(guān)系的，而是一方為另一方的部分或全部變形例、詳細、補充說明等關(guān)系。

另外，在以下實施方式中，涉及到要素的數(shù)等(包含個數(shù)、數(shù)值、量、范圍等)情況下，除特別明示的情況以及原理上明確限定為特定數(shù)的情況等，不限于該特定數(shù)，可以是特定數(shù)以上也可以是特定數(shù)以下。

而且，在以下實施方式中，其結(jié)構(gòu)要素(還包含要素步驟等)除特別明示的情況以及認為原理上明確是必須的情況等，當然不必是必須的。

同樣地，在以下實施方式中，涉及到結(jié)構(gòu)要素等的形狀、位置關(guān)系等時，除特別明示的情況以及認為原理上明確不成立的情況等，還包含實質(zhì)上與其形狀等近似或類似的情況等。關(guān)于這一點，上述數(shù)值及范圍也是同樣的。

另外，在用于說明實施方式的全部附圖中，對相同的部件原則上標注相同的附圖標記，并省略其重復(fù)的說明。此外，存在為了易于理解附圖而在俯視圖中也標注了剖面線的情況。

(實施方式1)

＜本發(fā)明人所發(fā)現(xiàn)的技術(shù)課題的詳細情況＞

在保護地球環(huán)境這一大社會潮流中，降低環(huán)境負擔的電子事業(yè)的重要性逐漸增加。其中，功率器件(功率半導(dǎo)體器件)用于鐵路車輛、混合動力汽車、電動汽車的逆變器或空調(diào)的逆變器、計算機等民用設(shè)備的電源，功率器件的性能改善對于基礎(chǔ)系統(tǒng)和民用設(shè)備的電力效率改善具有很大幫助。改善電力效率意味著能夠削減系統(tǒng)工作所需要的能量資源，換言之，能夠削減二氧化碳的排放量，即，能夠降低環(huán)境負擔。因此，在各公司中盛行對功率器件的性能改善的研究開發(fā)。

通常，功率器件與大規(guī)模集成電路(lsi(largescaleintegration))同樣地，以硅為材料。但是，近年來，帶隙比硅大的碳化硅(sic)正受到關(guān)注。sic由于帶隙較大，所以絕緣擊穿耐壓為硅的10倍左右。由此可知，以sic為材料的器件與以si為材料的器件相比能夠使膜厚較薄，其結(jié)果為，能夠大幅降低導(dǎo)通時的電阻值(導(dǎo)通電阻值)ron。因此，以sic為材料的器件能夠大幅削減以電阻值ron與導(dǎo)通電流i的積表示的導(dǎo)通損耗(ron×i²)，能夠?qū)﹄娏π实母纳凭哂泻艽髱椭?。著眼于這樣的特征，在國內(nèi)外，使用sic的mosfet、肖特二極管和結(jié)型fet的開發(fā)正在發(fā)展。

尤其是，著眼于開關(guān)器件，以sic為材料的結(jié)型fet(jfet)的產(chǎn)品化迅速發(fā)展。該結(jié)型fet與以sic為材料的mosfet相比，例如，由于不需要由氧化硅膜構(gòu)成的柵極絕緣膜，所以能夠避免以氧化硅膜與sic的界面上的缺陷和與之相伴的元件特性劣化為代表的問題。另外，該結(jié)型fet能夠控制基于pn結(jié)的耗盡層的生長來控制溝道的通/斷，因此，能夠容易地分開制作常閉型的結(jié)型fet和常開型的結(jié)型fet。像這樣，以sic為材料的結(jié)型fet與以sic為材料的mosfet相比，在長期可靠性方面也優(yōu)異，另外，具有容易制作器件的特征。

在以sic為材料的結(jié)型fet中，常開型的結(jié)型fet通常也使溝道導(dǎo)通而流動電流，在需要使溝道截止時，對柵電極施加負電壓，使耗盡層從pn結(jié)生長而將溝道截止。因此，在結(jié)型fet因某些原因而毀壞的情況下，溝道處于導(dǎo)通狀態(tài)而電流持續(xù)流動。通常，從安全性(故障保護：failsafe)的觀點出發(fā)，期望在結(jié)型fet毀壞的情況下不使電流流動，但在常開型的結(jié)型fet中，即使在結(jié)型fet毀壞的情況下電流也持續(xù)流動，所以用途受到限定。因此，從故障保護的觀點出發(fā)，期望常閉型的結(jié)型fet。

但是，常閉型的結(jié)型fet具有如下技術(shù)課題。即，結(jié)型fet的柵電極和源極區(qū)域分別具有由p型半導(dǎo)體區(qū)域(柵電極)和n型半導(dǎo)體區(qū)域(源極區(qū)域)構(gòu)成的pn結(jié)二極管構(gòu)造，因此，當柵電極與源極區(qū)域之間的電壓為3v左右時，柵電極與源極區(qū)域之間的寄生二極管導(dǎo)通。其結(jié)果為，存在在柵電極與源極區(qū)域之間流動有大電流的情況，由此，導(dǎo)致結(jié)型fet過度發(fā)熱而可能被擊穿。由此可知，為了將結(jié)型fet用作常閉型的開關(guān)元件，期望將柵極電壓限制為2.5v左右的低電壓，并在寄生二極管沒有導(dǎo)通的狀態(tài)下或柵電極與源極區(qū)域之間的二極管電流充分小的狀態(tài)下加以利用。此外，在以si為材料的普通mosfet中，施加0至15v或20v左右的柵極電壓。因此，為了利用常閉型的結(jié)型fet，需要在現(xiàn)有的mosfet的柵極驅(qū)動電路的基礎(chǔ)上，追加生成2.5v左右的電壓的降壓電路(dc/dc轉(zhuǎn)換器)、和電平轉(zhuǎn)換電路等。該設(shè)計變更、即部件的追加會導(dǎo)致系統(tǒng)整體的成本上升。由此可知，雖然結(jié)型fet具有在長期可靠性方面優(yōu)異且容易制造的特征，但由于驅(qū)動用的柵極電壓與普通mosfet明顯不同，所以在新利用結(jié)型fet的情況下，需要包含驅(qū)動電路等在內(nèi)的較大設(shè)計變更，因此，存在系統(tǒng)整體的成本上升的技術(shù)課題。

作為解決該技術(shù)課題的方法，存在級聯(lián)連接方式。該級聯(lián)連接方式是指將以sic為材料的常開型的結(jié)型fet、和以si為材料的低耐壓mosfet串聯(lián)連接的方式。當采用這樣的連接方式時，柵極驅(qū)動電路驅(qū)動低耐壓mosfet，因此不需要改變柵極驅(qū)動電路。另一方面，漏極與源極之間的耐壓能夠由絕緣耐壓高的結(jié)型fet的特性決定。而且，在進行了級聯(lián)連接的情況下，由于結(jié)型fet的低導(dǎo)通電阻和低耐壓mosfet的低導(dǎo)通電阻串聯(lián)連接，所以也能夠?qū)⒓壜?lián)連接而成的開關(guān)元件的導(dǎo)通電阻抑制得較小。像這樣，級聯(lián)連接方式具有能夠解決常閉型的結(jié)型fet的問題點的可能性。

圖1是表示采用了級聯(lián)連接方式的開關(guān)元件的電路結(jié)構(gòu)圖。如圖1所示，采用了級聯(lián)連接方式的開關(guān)元件為在源極s與漏極d之間串聯(lián)連接有常開型的結(jié)型fetq1和常閉型的mosfetq2的結(jié)構(gòu)。具體而言，在漏極d側(cè)配置有結(jié)型fetq1，在源極s側(cè)配置有mosfetq2。也就是說，結(jié)型fetq1的源極sj與mosfetq2的漏極dm連接，mosfetq2的源極sm與開關(guān)元件的源極s連接。另外，結(jié)型fetq1的柵電極gj與開關(guān)元件的源極s連接，mosfetq2的柵電極gm與柵極驅(qū)動電路(未圖示)連接。

此外，如圖1所示，與mosfetq2反向并聯(lián)地連接有續(xù)流二極管。該續(xù)流二極管具有使反向電流回流并將蓄積于電感的能量釋放的功能。即，在圖1所示的開關(guān)元件與包含電感的負載連接的情況下，當將開關(guān)元件斷開時，由于包含于負載的電感，產(chǎn)生與mosfetq2的電流流動方向為相反方向的反向電流。由此可知，通過與mosfetq2反向并聯(lián)地設(shè)置續(xù)流二極管，使反向電流回流并將蓄積于電感的能量釋放。

這樣的連接方式為級聯(lián)連接方式，根據(jù)采用了級聯(lián)連接方式的開關(guān)元件，首先，柵極驅(qū)動電路(未圖示)驅(qū)動mosfetq2的柵電極gm，因此，存在以下優(yōu)點：不需要基于將mosfet單體用作開關(guān)元件的情況而對柵極驅(qū)動電路進行的變更。

而且，由于結(jié)型fetq1使用帶隙比硅(si)大的以碳化硅(sic)為代表的物質(zhì)作為材料，所以結(jié)型fetq1的絕緣耐壓增大。由此可知，級聯(lián)連接而成的開關(guān)元件的耐壓主要由結(jié)型fetq1的特性決定。因此，能夠使對與結(jié)型fetq1串聯(lián)連接的mosfetq2要求的絕緣耐壓比使用mosfet單體的開關(guān)元件低。即，即使在作為開關(guān)元件而需要絕緣耐壓的情況下，也能夠?qū)⒌湍蛪?例如，數(shù)十v左右)的mosfet用作mosfetq2。因此，能夠降低mosfetq2的導(dǎo)通電阻。而且，由于結(jié)型fetq1由常開型的結(jié)型fet構(gòu)成，所以也能夠降低結(jié)型fetq1的導(dǎo)通電阻。其結(jié)果為，根據(jù)級聯(lián)接合而成的開關(guān)元件，具有不需要柵極驅(qū)動電路的設(shè)計變更的優(yōu)點，并且，能夠同時實現(xiàn)絕緣耐性的確保和導(dǎo)通電阻的降低，由此，能夠謀求半導(dǎo)體元件(開關(guān)元件)的電特性的提高。

另外，如圖1所示，級聯(lián)連接的結(jié)型fetq1為常開型的結(jié)型fetq1，結(jié)型fetq1的柵電極gj與開關(guān)元件的源極s電連接。其結(jié)果為，結(jié)型fetq1的柵電極gj與源極s之間的電壓在開關(guān)時(導(dǎo)通時)也不會正向偏置。由此可知，在級聯(lián)連接中，由于不會流動有基于結(jié)型fetq1的寄生二極管的大電流，所以能夠抑制基于過度發(fā)熱而導(dǎo)致開關(guān)元件擊穿。即，在常閉型的結(jié)型fet中，在開關(guān)時(導(dǎo)通時)，相對于源極s對柵電極gj施加正電壓。此時，結(jié)型fetq1的源極區(qū)域由n型半導(dǎo)體區(qū)域形成，柵電極gj由p型半導(dǎo)體區(qū)域形成，因此，相對于源極s對柵電極gj施加正電壓意味著，在源極區(qū)域與柵電極gj之間施加正向電壓(正向偏置)。因此，在常閉型的結(jié)型fet中，若過度增大正向電壓，則會導(dǎo)致由源極區(qū)域和柵電極gj構(gòu)成的寄生二極管導(dǎo)通。其結(jié)果為，存在在柵電極gj與源極區(qū)域之間流動有大電流的情況，具有結(jié)型fet過度發(fā)熱而導(dǎo)致壞損的可能性。與之相對，在級聯(lián)連接而成的開關(guān)元件中，使用常開型的結(jié)型fetq1，柵電極gj與開關(guān)元件的源極s電連接。由此可知，結(jié)型fetq1的柵電極gj與源極s之間的電壓在開關(guān)時(導(dǎo)通時)也不會正向偏置。因此，在級聯(lián)連接中，由于不會流動有基于結(jié)型fetq1的寄生二極管的大電流，所以能夠抑制基于過度發(fā)熱而導(dǎo)致開關(guān)元件擊穿。

像這樣，級聯(lián)連接而成的開關(guān)元件具有上述各種優(yōu)點，但經(jīng)過本發(fā)明人研究，結(jié)果新發(fā)現(xiàn)以下所示的技術(shù)課題。即，為了實現(xiàn)級聯(lián)連接，需要通過焊接導(dǎo)線將形成有結(jié)型fetq1的半導(dǎo)體芯片、和形成有低耐壓的mosfetq2的半導(dǎo)體芯片連接起來。因此，例如，低耐壓的mosfetq2的漏極dm和結(jié)型fetq1的源極sj經(jīng)由焊接導(dǎo)線而連接。該情況下，本發(fā)明人新發(fā)現(xiàn)，在結(jié)型fetq1的源極sj上附加有基于焊接導(dǎo)線的寄生電感。當附加有這樣的寄生電感時，開關(guān)時產(chǎn)生大電涌電壓，由此，在低耐壓的mosfetq2中施加有耐壓以上的電壓。其結(jié)果為，低耐壓的mosfetq2以雪崩模式動作，在低耐壓的mosfetq2中流動有以柵電極gm無法控制的大電流而可能導(dǎo)致元件擊穿。以下，詳細說明其機理。

＜技術(shù)課題的產(chǎn)生機理＞

圖2的(a)是表示將級聯(lián)連接的結(jié)型fet和mosfet用作開關(guān)元件的逆變器的電路圖。圖2的(a)所示的逆變器具有與電源vcc串聯(lián)連接的上支路和下支路。上支路由在漏極d1與源極s1之間連接的開關(guān)元件構(gòu)成。構(gòu)成上支路的開關(guān)元件由級聯(lián)連接的結(jié)型fetq1a和mosfetq2a構(gòu)成。具體而言，結(jié)型fetq1a的漏極dj1與開關(guān)元件的漏極d1連接，結(jié)型fetq1a的源極sj1與mosfetq2a的漏極dm1連接。而且，mosfetq2a的源極sm1與開關(guān)元件的源極s1連接。另外，結(jié)型fetq1a的柵電極gj1與開關(guān)元件的源極s1連接，在mosfetq2a的柵電極gm1與開關(guān)元件的源極s1之間連接有柵極驅(qū)動電路(g/d)。

在此，在結(jié)型fetq1a的源極sj1與mosfetq2a的漏極dm1之間存在基于焊接導(dǎo)線的寄生電感l(wèi)se1，在結(jié)型fetq1a的柵電極gj1與開關(guān)元件的源極s1之間存在基于焊接導(dǎo)線的寄生電感l(wèi)gi1。此外，在圖2的(a)中，將開關(guān)元件的源極s1與開關(guān)元件的漏極d1之間的電壓定義為電壓vdsu，將開關(guān)元件的源極s1與mosfetq2a的漏極dm1之間的電壓定義為電壓vdsmu。

同樣地，如圖2的(a)所示，下支路由在漏極d2與源極s2之間連接的開關(guān)元件構(gòu)成。構(gòu)成下支路的開關(guān)元件由級聯(lián)連接的結(jié)型fetq1b和mosfetq2b構(gòu)成。具體而言，結(jié)型fetq1b的漏極dj2與開關(guān)元件的漏極d2連接，結(jié)型fetq1b的源極sj2與mosfetq2b的漏極dm2連接。而且，mosfetq2b的源極sm2與開關(guān)元件的源極s2連接。另外，結(jié)型fetq1b的柵電極gj2與開關(guān)元件的源極s2連接，在mosfetq2b的柵電極gm2與開關(guān)元件的源極s2之間連接有柵極驅(qū)動電路(g/d)。而且，在開關(guān)元件的源極s2與開關(guān)元件的漏極d2之間連接有負載電感l(wèi)l。

在此，在結(jié)型fetq1b的源極sj2與mosfetq2b的漏極dm2之間存在基于焊接導(dǎo)線的寄生電感l(wèi)se2，在結(jié)型fetq1b的柵電極gj2與開關(guān)元件的源極s2之間存在基于焊接導(dǎo)線的寄生電感l(wèi)gi2。此外，在圖2的(a)中，將開關(guān)元件的源極s2與開關(guān)元件的漏極d2之間的電壓定義為電壓vak，將開關(guān)元件的源極s2與mosfetq2b的漏極dm2之間的電壓定義為電壓vdsmd。

利用了級聯(lián)連接而成的開關(guān)元件的逆變器如上所述那樣構(gòu)成，以下，一邊說明該逆變器的動作，一邊說明技術(shù)課題的產(chǎn)生機理。首先，說明將構(gòu)成上支路的開關(guān)元件接通的情況。即，說明通過將構(gòu)成上支路的開關(guān)元件接通、另一方面將構(gòu)成下支路的開關(guān)元件斷開而對負載(包含負載電感)施加電源電壓的情況。

圖2的(b)示出了在將構(gòu)成上支路的開關(guān)元件接通的情況下的波形。具體而言，當將構(gòu)成上支路的開關(guān)元件接通時，由于構(gòu)成上支路的結(jié)型fetq1a及mosfetq2a導(dǎo)通，所以回流電流在從結(jié)型fetq1a的漏極dj1、經(jīng)由mosfetq2a的漏極dm1及源極sm1、流過負載電感l(wèi)l而返回電源vcc的路徑中流動。此時，如圖2的(b)所示，電壓vdsmu從規(guī)定電壓變化至0v左右，另一方面，電壓vak從將上支路的開關(guān)元件斷開時的0v上升至電源電壓左右的電壓。其結(jié)果為，下支路的mosfetq2b的漏極電壓即電壓vdsmd上升至將下支路的結(jié)型fetq1b截止的電壓，在下支路的結(jié)型fetq1b截止后，維持某恒定電壓。該電壓vdsmd的變化是能夠忽略寄生電感的理想狀態(tài)的變化，如圖2的(b)的虛線所示。然而，當寄生電感l(wèi)se2或寄生電感l(wèi)gi2增大時，如圖2的(b)的實線所示，電壓vdsmd在將上支路的開關(guān)元件接通時，急劇顯著地上升。

另一方面，圖2的(c)示出了將構(gòu)成上支路的開關(guān)元件斷開的情況下的波形。具體而言，當將構(gòu)成上支路的開關(guān)元件斷開時，如圖2的(c)所示，電壓vdsmd從規(guī)定電壓變化至0v左右，另一方面，電壓vdsu從將上支路的開關(guān)元件接通時的0v上升至電源電壓左右的電壓。其結(jié)果為，上支路的mosfetq2a的漏極電壓即電壓vdsmu上升至將上支路的結(jié)型fetq1a截止的電壓，在上支路的結(jié)型fetq1a截止后，維持某恒定電壓。該電壓vdsmu的變化是能夠忽略寄生電感的理想狀態(tài)的變化，如圖2的(c)的虛線所示。然而，當寄生電感l(wèi)se1或寄生電感l(wèi)gi1增大時，如圖2的(c)的實線所示，電壓vdsmu在將上支路的開關(guān)元件斷開時，急劇顯著地上升。

像這樣，可知在將上支路的開關(guān)元件接通的情況下，會產(chǎn)生斷開的下支路的mosfetq2b的漏極電壓即電壓vdsmd急劇上升的現(xiàn)象，在將上支路的開關(guān)元件斷開的情況下，會產(chǎn)生斷開的上支路的mosfetq2a的漏極電壓即電壓vdsmu急劇上升的現(xiàn)象。由于這些現(xiàn)象的產(chǎn)生機理相同，所以以下，著眼于將上支路的開關(guān)元件接通的情況，說明斷開的下支路的mosfetq2b的漏極電壓即電壓vdsmd急劇上升的現(xiàn)象的產(chǎn)生機理。作為該現(xiàn)象的產(chǎn)生機理，考慮以下所示的三種機理。

第1機理為，該現(xiàn)象是由存在于構(gòu)成下支路的結(jié)型fetq1b的源極sj2與構(gòu)成下支路的mosfetq2b的漏極dm2之間的寄生電感l(wèi)se2引起的。具體而言，在將上支路的開關(guān)元件接通時，下支路的mosfetq2b截止。此時，電壓vak從0v左右開始增加，隨著該電壓vak的增加，下支路的mosfetq2b的漏極電壓即電壓vdsmd也開始增加。但是，在電壓vdsmd增加的初始階段，電壓vdsmd不會比施加于結(jié)型fetq1b的柵電極gj2的柵極電壓大出規(guī)定值以上，因此，結(jié)型fetq1b不會截止，電流從結(jié)型fetq1b的漏極dj2向源極sj2流動。其結(jié)果為，電流流入到mosfetq2b的漏極dm2中而蓄積有電荷。由此可知，mosfetq2b的漏極電壓即電壓vdsmd上升。然后，該電壓vdsmd繼續(xù)上升，當比結(jié)型fetq1b的柵極電壓大出規(guī)定值以上時，結(jié)型fetq1b截止，電流不會進一步流動。也就是說，在電壓vdsmd增加的初始階段，電流在結(jié)型fetq1b的漏極dj2與源極sj2之間流動，在mosfetq2b的漏極dm2中蓄積有電荷，因此電壓vdsmd增加。然后，隨著電壓vdsmd的增加，電壓vdsmd與成為比結(jié)型fetq1b的柵極電壓大出規(guī)定值以上的大小的狀態(tài)接近，因此，在結(jié)型fetq1b的漏極dj2和源極sj2中流動的電流逐漸減少。然后，最終，電壓vdsmd比結(jié)型fetq1b的柵極電壓大出規(guī)定值以上，從而將結(jié)型fetq1b截止。在結(jié)型fetq1b截止后，沒有電荷向mosfetq2b的漏極dm2流入，電壓vdsmd大致恒定。

像這樣，在將上支路的開關(guān)元件接通時，下支路的mosfetq2b截止，但在該階段，下支路的結(jié)型fetq1b不會立刻截止，電流從結(jié)型fetq1b的漏極dj2向源極sj2流動。而且，流入到結(jié)型fetq1b的源極sj2中的電流經(jīng)由寄生電感l(wèi)se2而向mosfetq2b的漏極dm2流入。此時，著眼點在于，從下支路的結(jié)型fetq1b的漏極dj2向源極sj2流動的電流減少。其意味著向寄生電感l(wèi)se2流動的電流也隨著時間而減少。其結(jié)果為，在寄生電感l(wèi)se2中產(chǎn)生抵消電流減少那樣的電動勢。即，寄生電感l(wèi)se2以使從結(jié)型fetq1b的漏極dj2向源極sj2流動的電流增加的方式發(fā)揮功能。因此，當寄生電感l(wèi)se2增大時，過渡性地從結(jié)型fetq1b的漏極dj2向源極sj2流動有大電流。其結(jié)果為，向mosfetq2b的漏極dm2流入的電荷急劇增加，由此，電壓vdsmd急劇增加。其為第1機理。

接著，第2機理為，該現(xiàn)象是由存在于構(gòu)成下支路的結(jié)型fetq1b的柵電極gj2與下支路的源極s2之間的寄生電感l(wèi)gi2引起的。具體而言，在將上支路的開關(guān)元件接通時，下支路的mosfetq2b截止。此時，電壓vak從0v左右開始增加，但例如，如圖2的(b)所示，在將上支路的開關(guān)元件接通的初始階段，電壓vak在超過電源電壓的范圍內(nèi)振動。其基于由與逆變器連接的負載所包含的負載電感l(wèi)l引起的反電動勢。因此，電壓vak在將上支路接通時的初始階段發(fā)生變動。在此，著眼于結(jié)型fetq1b，在結(jié)型fetq1b的漏極dj2與柵電極gj2之間形成有寄生電容，當電壓vak發(fā)生變動時，施加于該寄生電容的電壓也發(fā)生變動。而且，由于該寄生電容的靜電電容值為比較大的值，所以隨著施加于寄生電容的電壓變動而產(chǎn)生的充放電電流也增大。該充放電電流在結(jié)型fetq1b的柵電極gj2與下支路的源極s2之間流動。此時，充放電電流為隨時間變化的電流。因此，例如，當在結(jié)型fetq1b的柵電極gj2與下支路的源極s2之間存在寄生電感l(wèi)gi2時，由于隨時間變化的充放電電流在寄生電感l(wèi)gi2中流動，所以在結(jié)型fetq1b的柵電極gj2與下支路的源極s2之間產(chǎn)生與寄生電感l(wèi)gi2的大小和充放電電流的時間微分的積成比例的電阻成分。其結(jié)果為，結(jié)型fetq1b的柵電極gj2和下支路的源極s2不會成為同電位，產(chǎn)生結(jié)型fetq1b的柵電極gj2相對于下支路的源極s2向正電壓方向上升的模式。該情況下，由于結(jié)型fetq1b的柵電極gj2成為正電壓，所以抑制了從結(jié)型fetq1b的柵電極gj2生長的耗盡層，溝道區(qū)域的寬度增大。因此，從結(jié)型fetq1b的漏極dj2向源極sj2流動的電流過渡性地增大。其結(jié)果為，向mosfetq2b的漏極dm2流入的電荷急劇增加，由此，電壓vdsmd急劇增加。其為第2機理。而且，根據(jù)第2機理，由于在結(jié)型fetq1b的柵電極gj2中施加有正電壓，所以為了將結(jié)型fetq1b截止，必須對結(jié)型fetq1b的源極sj2施加比對柵電極gj2施加0v的情況大的電壓。從該觀點出發(fā)，在結(jié)型fetq1b截止之前上升的電壓vdsmd也增大。

而且，第3機理為，該現(xiàn)象是由存在于構(gòu)成下支路的結(jié)型fetq1b的柵電極gj2與下支路的源極s2之間的寄生電阻引起的。如在第2機理中說明那樣，在結(jié)型fetq1b的柵電極gj2與下支路的源極s2之間流動有充放電電流。由此可知，當在結(jié)型fetq1b的柵電極gj2與下支路的源極s2之間存在寄生電阻時，在該寄生電阻中流動有充放電電流，產(chǎn)生電壓下降。其結(jié)果為，結(jié)型fetq1b的柵電極gj2和下支路的源極s2不會成為同電位，產(chǎn)生結(jié)型fetq1b的柵電極gj2相對于下支路的源極s2向正電壓方向上升的模式。由此，在第3機理中，與第2機理同樣地，由于結(jié)型fetq1b的柵電極gj2成為正電壓，所以也抑制了從結(jié)型fetq1b的柵電極gj2生長的耗盡層，溝道區(qū)域的寬度增大。因此，從結(jié)型fetq1b的漏極dj2向源極sj2流動的電流過渡性地增大。其結(jié)果為，向mosfetq2b的漏極dm2流入的電荷急劇增加，由此，電壓vdsmd急劇增加。

如以上那樣，根據(jù)與寄生電感l(wèi)se2、寄生電感l(wèi)gi2及寄生電阻相關(guān)的第1機理至第3機理，可知電壓vdsmd急劇增加。像這樣，當寄生電感l(wèi)se2、寄生電感l(wèi)gi2及寄生電阻增大時，下支路的mosfetq2b的漏極電壓即電壓vdsmd上升至mosfetq2b的耐壓以上的電壓，由此，下支路的mosfetq2b發(fā)生雪崩動作，最終，下支路的mosfetq2b可能被擊穿。

具體而言，當在mosfetq2b施加有耐壓以上的電壓時，在mosfetq2b的內(nèi)部，局部產(chǎn)生電場集中的區(qū)域，在該區(qū)域中大量產(chǎn)生基于碰撞電離的空穴電子對。通過該大量產(chǎn)生的空穴電子對，由源極區(qū)域(n型半導(dǎo)體區(qū)域)、溝道形成區(qū)域(p型半導(dǎo)體區(qū)域)及漂移區(qū)域(n型半導(dǎo)體區(qū)域)形成的寄生npn雙極型晶體管導(dǎo)通。在寄生npn雙極型晶體管導(dǎo)通的單元(mosfetq2b)中，流動有以mosfetq2b的柵電極gm2無法控制的大電流而發(fā)熱。此時，由于發(fā)熱導(dǎo)致溫度上升，半導(dǎo)體區(qū)域的電阻減小，因此導(dǎo)致更大電流流動的正反饋。其結(jié)果為，局部流動有大電流，導(dǎo)致mosfetq2b被擊穿。該現(xiàn)象為雪崩擊穿。當發(fā)生這樣的雪崩擊穿時，會導(dǎo)致半導(dǎo)體器件的可靠性降低。

因此，在本實施方式1中，為了抑制成為雪崩擊穿的原因的絕緣耐壓以上的電壓向mosfet的施加，在降低寄生電感及寄生電阻方面實施了研究。以下，說明實施該研究的本實施方式1的技術(shù)思想。在本實施方式1中，在對半導(dǎo)體器件的安裝結(jié)構(gòu)實施研究的方面具有特征，說明包含該特征點在內(nèi)的半導(dǎo)體器件的安裝結(jié)構(gòu)。

＜本實施方式1的半導(dǎo)體器件的安裝結(jié)構(gòu)＞

圖3是表示本實施方式1的封裝(半導(dǎo)體器件)pkg1的安裝結(jié)構(gòu)圖。如圖3所示，本實施方式1的封裝pkg1具有相互電絕緣的兩個芯片搭載部plt1和芯片搭載部plt2。在圖3中，配置在右側(cè)的金屬板構(gòu)成芯片搭載部plt1，配置在左側(cè)的金屬板構(gòu)成芯片搭載部plt2。芯片搭載部plt1以與漏極引線dl連結(jié)的方式一體地形成，芯片搭載部plt1和漏極引線dl電連接。而且，以分離并隔著該漏極引線dl的方式配置有源極引線sl和柵極引線gl。具體而言，如圖3所示，在漏極引線dl的右側(cè)配置有源極引線sl，在漏極引線dl的左側(cè)配置有柵極引線gl。這些漏極引線dl、源極引線sl及柵極引線gl相互電絕緣。而且，在源極引線sl的前端部，形成有由寬幅區(qū)域構(gòu)成的源極引線柱部spst，在柵極引線gl的前端部，形成有由寬幅區(qū)域構(gòu)成的柵極引線柱部gpst。

接下來，在芯片搭載部plt1上，例如，經(jīng)由由銀焊劑或焊錫構(gòu)成的導(dǎo)電性粘結(jié)材料而搭載有半導(dǎo)體芯片chp1。在該半導(dǎo)體芯片chp1上，例如，形成有以sic為材料的結(jié)型fet。而且，半導(dǎo)體芯片chp1的背面成為漏電極，在半導(dǎo)體芯片chp1的表面(主面)上形成有源極焊盤spj和柵極焊盤gpj。也就是說，在半導(dǎo)體芯片chp1上形成有構(gòu)成以級聯(lián)連接方式連接的開關(guān)元件的一部分的結(jié)型fet，與該結(jié)型fet的漏極電連接的漏電極形成在半導(dǎo)體芯片chp1的背面，與結(jié)型fet的源極電連接的源極焊盤spj及與結(jié)型fet的柵電極電連接的柵極焊盤gpj形成在半導(dǎo)體芯片chp1的表面。

接著，在芯片搭載部plt2上，例如，經(jīng)由由銀焊劑或焊錫構(gòu)成的導(dǎo)電性粘結(jié)材料而搭載有半導(dǎo)體芯片chp2。在該半導(dǎo)體芯片chp2上，例如，形成有以si為材料的mosfet。此時，半導(dǎo)體芯片chp2的背面成為漏電極，在半導(dǎo)體芯片chp2的表面(主面)上形成有源極焊盤spm和柵極焊盤gpm。也就是說，在半導(dǎo)體芯片chp2上形成有構(gòu)成以級聯(lián)連接方式連接的開關(guān)元件的一部分的mosfet，與該mosfet的漏極電連接的漏電極形成在半導(dǎo)體芯片chp2的背面，與mosfet的源極電連接的源極焊盤spm及與mosfet的柵電極電連接的柵極焊盤gpm形成在半導(dǎo)體芯片chp2的表面。

而且，搭載在芯片搭載部plt1上的半導(dǎo)體芯片chp1、和搭載在芯片搭載部plt2上的半導(dǎo)體芯片chp2通過焊接導(dǎo)線而連接，由此，能夠構(gòu)成級聯(lián)連接的開關(guān)元件。具體而言，如圖3所示，形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj、和形成在源極引線sl的前端部的源極引線柱部spst通過導(dǎo)線wgj而電連接。另外，形成在半導(dǎo)體芯片chp1的表面的源極焊盤spj、和芯片搭載部plt2通過導(dǎo)線wds而電連接。而且，形成在半導(dǎo)體芯片chp2的表面的源極焊盤spm、和形成在源極引線sl的前端部的源極引線柱部spst通過導(dǎo)線wsm而電連接。另外，形成在半導(dǎo)體芯片chp2的表面的柵極焊盤gpm、和形成在柵極引線gl的前端部的柵極引線柱部gpst通過導(dǎo)線wgm而電連接。在此構(gòu)成為，源極引線柱部spst的連接有導(dǎo)線wgj及導(dǎo)線wsm的區(qū)域、和柵極引線柱部gpst的連接有導(dǎo)線wgm的區(qū)域位于比芯片搭載部plt1的上表面和芯片搭載部plt2的上表面高的位置。

此外，由于半導(dǎo)體芯片chp1經(jīng)由導(dǎo)電性粘結(jié)材料而搭載在芯片搭載部plt1上，所以形成在半導(dǎo)體芯片chp1的背面的漏電極與芯片搭載部plt1電連接。另外，由于半導(dǎo)體芯片chp2經(jīng)由導(dǎo)電性粘結(jié)材料而搭載在芯片搭載部plt2上，所以形成在半導(dǎo)體芯片chp2的背面的漏電極與芯片搭載部plt2電連接。

在這樣構(gòu)成的封裝pkg1中，至少半導(dǎo)體芯片chp1、半導(dǎo)體芯片chp2、芯片搭載部plt1的一部分、芯片搭載部plt2的一部分、漏極引線dl的一部分、源極引線sl的一部分、柵極引線gl的一部分、以及導(dǎo)線wgj、wds、wgm、wsm被封固體封固。因此，在芯片搭載部plt1與芯片搭載部plt2之間配置有封固體的一部分，由此，芯片搭載部plt1和芯片搭載部plt2通過封固體而電絕緣。此外，也可以構(gòu)成為芯片搭載部plt1的下表面及芯片搭載部plt2的下表面從封固體露出。該情況下，能夠使半導(dǎo)體芯片chp1和半導(dǎo)體芯片chp2所產(chǎn)生的熱從芯片搭載部plt1的下表面和芯片搭載部plt2的下表面高效地散放。

該封固體例如呈長方體形狀，具有第1側(cè)面和與該第1側(cè)面相對的第2側(cè)面。該情況下，例如，漏極引線dl的一部分、源極引線sl的一部分、柵極引線gl的一部分從封固體的第1側(cè)面突出。這些突出的漏極引線dl的一部分、源極引線sl的一部分、柵極引線gl的一部分作為外部連接端子而發(fā)揮功能。

在此，在級聯(lián)連接而成的開關(guān)元件中，由于搭載半導(dǎo)體芯片chp1和半導(dǎo)體芯片chp2這兩個半導(dǎo)體芯片，所以無法直接借用在封裝內(nèi)只有一個芯片搭載部的現(xiàn)有通用封裝。例如，還考慮了在數(shù)a以上的大額定電流下的使用，從而使形成在半導(dǎo)體芯片chp1上的結(jié)型fet、和形成在半導(dǎo)體芯片chp2上的mosfet采用在半導(dǎo)體芯片的背面具有漏電極的所謂縱型構(gòu)造。該情況下，在級聯(lián)連接方式的開關(guān)元件中，無法將形成在半導(dǎo)體芯片chp1的背面的漏電極、和形成在半導(dǎo)體芯片chp2的背面的漏電極電連接。由此可知，在封裝內(nèi)只有一個芯片搭載部的現(xiàn)有通用封裝中，當在該一個芯片搭載部上配置半導(dǎo)體芯片chp1和半導(dǎo)體芯片chp2時，會導(dǎo)致形成在半導(dǎo)體芯片chp1的背面的漏電極、和形成在半導(dǎo)體芯片chp2的背面的漏電極電連接而無法實現(xiàn)級聯(lián)連接方式。

因此，在本實施方式1中，如圖3所示，以外形形狀與通用封裝相同為前提，以在封固體內(nèi)部設(shè)置相互電絕緣的兩個芯片搭載部plt1及芯片搭載部plt2的方式構(gòu)成封裝pkg1。然后，以將半導(dǎo)體芯片chp1搭載在芯片搭載部plt1上、并將半導(dǎo)體芯片chp2搭載在芯片搭載部plt2上的方式構(gòu)成封裝pkg1。也就是說，將電絕緣的兩個芯片搭載部plt1及芯片搭載部plt2設(shè)置在封裝pkg1內(nèi)，將半導(dǎo)體芯片chp1和半導(dǎo)體芯片chp2平面配置，并通過導(dǎo)線將平面配置的半導(dǎo)體芯片chp1和半導(dǎo)體芯片chp2連接起來，由此實現(xiàn)了級聯(lián)連接。

因此，根據(jù)本實施方式1的封裝pkg1，例如，能夠?qū)惭b有在電源電路等中利用的開關(guān)元件的現(xiàn)有通用封裝替換成外形尺寸相同的本實施方式1的封裝pkg1。尤其是，根據(jù)本實施方式1的封裝pkg1，由于漏極引線dl、源極引線sl及柵極引線gl的配置與通用封裝相同，所以能夠?qū)⑼ㄓ梅庋b替換成本實施方式1的封裝pkg1，不需要對其他驅(qū)動電路或印制基板的布線等進行設(shè)計變更。因此，根據(jù)本實施方式1，容易從利用通用封裝的開關(guān)元件變更為利用本實施方式1的封裝pkg1的高性能的級聯(lián)連接方式的開關(guān)元件，具有能夠在不進行大幅設(shè)計變更的情況下提供高性能的電源系統(tǒng)的優(yōu)點。

以下，說明本實施方式1的封裝pkg1的特征點。首先，本實施方式1的第1特征點在于，如圖3所示，以盡可能接近的方式配置設(shè)置在形成有結(jié)型fet的半導(dǎo)體芯片chp1的表面的柵極焊盤gpj、和源極引線sl。具體而言，在本實施方式1中，將搭載半導(dǎo)體芯片chp1的芯片搭載部plt1相對于漏極引線dl配置在源極引線sl的配置側(cè)的同一側(cè)。由此，能夠使芯片搭載部plt1接近源極引線sl。這意味著能夠?qū)⒋钶d在芯片搭載部plt1上的半導(dǎo)體芯片chp1以接近源極引線sl的方式配置。而且，在本實施方式1中，不是將搭載在芯片搭載部plt1上的半導(dǎo)體芯片chp1配置在芯片搭載部plt1的中央部，而是以接近芯片搭載部plt1的與源極引線sl最近的邊的方式配置半導(dǎo)體芯片chp1。由此，能夠以最接近源極引線sl的方式配置半導(dǎo)體芯片chp1。而且，在本實施方式1中，將半導(dǎo)體芯片chp1以盡可能接近源極引線sl的方式配置，并且以使形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj接近源極引線sl的方式配置。像這樣，在本實施方式1中，首先，將形成有結(jié)型fet的半導(dǎo)體芯片chp1所搭載的芯片搭載部plt1配置在與源極引線sl較近的位置，然后，將半導(dǎo)體芯片chp1搭載在芯片搭載部plt1內(nèi)的內(nèi)部區(qū)域中的與源極引線sl較近的區(qū)域。在此基礎(chǔ)上，在本實施方式1中，以使形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj接近源極引線sl的方式配置柵極焊盤gpj。由此，形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj和源極引線sl接近。換言之，在本實施方式1中，形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj以與其他引線(漏極引線dl和柵極引線gl)相比更接近源極引線sl的方式配置。其結(jié)果為，根據(jù)本實施方式1，能夠縮短柵極焊盤gpj與源極引線sl之間的距離，因此，能夠縮短連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度。尤其是，在本實施方式1中，由于采用在源極引線sl中的存在于與柵極焊盤gpj較近的前端部的寬幅的源極引線柱部spst處連接導(dǎo)線wgj的結(jié)構(gòu)，所以能夠進一步縮短導(dǎo)線wgj的長度。能夠縮短導(dǎo)線wgj的長度意味著，能夠降低存在于導(dǎo)線wgj的寄生電感(圖2的lgi1和lgi2)。也就是說，根據(jù)本實施方式1，能夠充分地降低存在于導(dǎo)線wgj的寄生電感。由此可知，能夠抑制基于上述第2機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本實施方式1，能夠謀求半導(dǎo)體器件的可靠性提高。

接著，說明本實施方式1的第2特征點。本實施方式1的第2特征點在于，如圖3所示，以盡可能接近的方式配置設(shè)置在形成有mosfet的半導(dǎo)體芯片chp2的表面的柵極焊盤gpm、和柵極引線gl。具體而言，在本實施方式1中，將搭載半導(dǎo)體芯片chp2的芯片搭載部plt2相對于漏極引線dl配置在柵極引線gl的配置側(cè)的同一側(cè)。由此，能夠使芯片搭載部plt2接近柵極引線gl。這意味著能夠?qū)⒋钶d在芯片搭載部plt2上的半導(dǎo)體芯片chp2以接近柵極引線gl的方式配置。而且，在本實施方式1中，不是將搭載在芯片搭載部plt2上的半導(dǎo)體芯片chp2配置在芯片搭載部plt2的中央部，而是以接近芯片搭載部plt2的與柵極引線gl最近的邊的方式配置半導(dǎo)體芯片chp2。由此，能夠以最接近柵極引線gl的方式配置半導(dǎo)體芯片chp2。而且，在本實施方式1中，將半導(dǎo)體芯片chp2以盡可能接近柵極引線gl的方式配置，并且以使形成在半導(dǎo)體芯片chp2的表面的柵極焊盤gpm接近柵極引線gl的方式配置。像這樣，在本實施方式1中，首先，將形成有mosfet的半導(dǎo)體芯片chp2所搭載的芯片搭載部plt2配置在與柵極引線gl較近的位置，然后，將半導(dǎo)體芯片chp2搭載在芯片搭載部plt2內(nèi)的內(nèi)部區(qū)域中的與柵極引線gl較近的區(qū)域。在此基礎(chǔ)上，在本實施方式1中，以使形成在半導(dǎo)體芯片chp2的表面的柵極焊盤gpm接近柵極引線gl的方式配置柵極焊盤gpm。由此，形成在半導(dǎo)體芯片chp2的表面的柵極焊盤gpm和柵極引線gl接近。換言之，在本實施方式1中，形成在半導(dǎo)體芯片chp2的表面的柵極焊盤gpm以與其他引線(漏極引線dl和源極引線sl)相比更接近柵極引線gl的方式配置。其結(jié)果為，根據(jù)本實施方式1，能夠縮短柵極焊盤gpm與柵極引線gl之間的距離，因此，能夠縮短連接?xùn)艠O焊盤gpm和柵極引線gl的導(dǎo)線wgm的長度。尤其是，在本實施方式1中，由于采用在柵極引線gl中的存在于與柵極焊盤gpm較近的前端部的寬幅的柵極引線柱部gpst處連接導(dǎo)線wgm的結(jié)構(gòu)，所以能夠進一步縮短導(dǎo)線wgm的長度。由此，根據(jù)本實施方式1，能夠降低導(dǎo)線wgm的寄生電感。能夠降低該導(dǎo)線wgm的寄生電感雖然有助于提高級聯(lián)連接而成的開關(guān)元件的電特性，但與抑制絕緣耐壓以上的電壓向mosfet的施加沒有直接關(guān)系。根據(jù)本實施方式1的第2特征點的結(jié)構(gòu)，能夠不是直接地而是間接地抑制絕緣耐壓以上的電壓向mosfet的施加。

以下，說明該方面。如圖3所示，本實施方式1的第2特征點在于，以盡可能接近柵極引線gl的方式配置形成有mosfet的半導(dǎo)體芯片chp2。這意味著，如圖3所示，偏向芯片搭載部plt2的近前側(cè)而配置半導(dǎo)體芯片chp2，換言之，能夠在芯片搭載部plt2的內(nèi)側(cè)形成沒有搭載半導(dǎo)體芯片chp2的大空間。像這樣，在本實施方式1中，在芯片搭載部plt2上能夠確保沒有搭載半導(dǎo)體芯片chp2的大空間的方面具有間接特征。具體而言，根據(jù)該特征，如圖3所示，能夠充分地確保將形成于搭載在芯片搭載部plt1上的半導(dǎo)體芯片chp1的表面的源極焊盤spj、和芯片搭載部plt2電連接的導(dǎo)線連接區(qū)域。其結(jié)果為，如圖3所示，能夠通過多條導(dǎo)線wds連接源極焊盤spj和芯片搭載部plt2。在此，芯片搭載部plt2與形成在所搭載的半導(dǎo)體芯片chp2的背面的漏電極電連接，因此根據(jù)本實施方式1，能夠通過多條導(dǎo)線wds連接mosfet的漏極和結(jié)型fet的源極。這意味著能夠降低連接mosfet的漏極和結(jié)型fet的源極的導(dǎo)線wds的寄生電感(圖2的lse1、lse2)。也就是說，根據(jù)本實施方式1，通過使用多條導(dǎo)線wds，能夠充分地降低mosfet的漏極與結(jié)型fet的源極之間的寄生電感。

而且，如圖3所示，期望以盡可能接近芯片搭載部plt2的方式配置形成在半導(dǎo)體芯片chp1的表面的源極焊盤spj的形成位置。其原因在于，通過這樣配置源極焊盤spj，能夠盡可能縮短連接源極焊盤spj和芯片搭載部plt2的導(dǎo)線wds的長度。由此，也能夠降低連接mosfet的漏極和結(jié)型fet的源極的導(dǎo)線wds的寄生電感(圖2的lse1、lse2)。

通過以上可知，根據(jù)本實施方式1的第2特征點，能夠抑制基于上述第1機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本實施方式1，能夠謀求半導(dǎo)體器件的可靠性提高。

此外，在本實施方式1中，如圖3所示，柵極焊盤gpj通過導(dǎo)線wgj而與源極引線sl電連接，并且，柵極焊盤gpm通過導(dǎo)線wgm而與柵極引線gl電連接。此時，期望導(dǎo)線wgj的粗細(寬度)構(gòu)成得比導(dǎo)線wgm的粗細(寬度)粗。其原因在于，若存在于導(dǎo)線wgj的寄生電阻增大，則根據(jù)第3機理，導(dǎo)致向mosfet施加絕緣耐壓以上的電壓。因此，從降低存在于導(dǎo)線wgj的寄生電阻的觀點出發(fā)，期望采用導(dǎo)線wgj的粗細比其他導(dǎo)線粗的結(jié)構(gòu)。由此，由于能夠降低結(jié)型fet的柵電極與開關(guān)元件的源極(也能夠稱作mosfet的源極)之間的寄生電阻，所以能夠抑制基于上述第3機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本實施方式1，能夠謀求半導(dǎo)體器件的可靠性提高。

接下來，說明本實施方式1的第3特征點。本實施方式1的第3特征點在于，如圖3所示，通過多條導(dǎo)線wsm將設(shè)置在形成有mosfet的半導(dǎo)體芯片chp2的表面的源極焊盤spm、和源極引線sl(源極引線柱部spst)連接起來。由此，能夠降低mosfet的源極與源極引線sl之間的寄生電阻及寄生電感。其結(jié)果為，能夠抑制mosfet的源極的電位從由源極引線sl供給的gnd電位(基準電位)發(fā)生變動，能夠?qū)osfet的源極可靠地固定于gnd電位。而且，由于降低了mosfet的源極與源極引線sl之間的寄生電阻，所以也能夠降低級聯(lián)連接而成的開關(guān)元件的導(dǎo)通電阻。像這樣，根據(jù)本實施方式1的第3特征點，能夠謀求形成在封裝pkg1中的級聯(lián)連接而成的開關(guān)元件的電特性的提高。

如以上那樣，根據(jù)本實施方式1的封裝pkg1(半導(dǎo)體器件)，由于具有上述第1特征點和第2特征點，能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，能夠謀求半導(dǎo)體器件的可靠性提高。而且，由于本實施方式1的封裝pkg1(半導(dǎo)體器件)具有上述第3特征點，所以也能夠謀求寄生電阻及寄生電感的降低，因此能夠謀求半導(dǎo)體器件的電特性的提高。

另外，作為本實施方式1的封裝pkg1所附帶的具體效果，由于本實施方式1的封裝pkg1采用了將形成有結(jié)型fet的半導(dǎo)體芯片chp1、和形成有mosfet的半導(dǎo)體芯片chp2平面配置的結(jié)構(gòu)，所以能夠自由設(shè)計半導(dǎo)體芯片chp1和半導(dǎo)體芯片chp2的芯片面積。由此可知，低導(dǎo)通電阻的設(shè)計和導(dǎo)通電流密度的設(shè)計也變得容易，能夠?qū)崿F(xiàn)各種規(guī)格的開關(guān)元件。

接著，說明本實施方式1的開關(guān)元件的其他安裝方式的一例。圖4是表示本實施方式1的封裝pkg2的安裝結(jié)構(gòu)圖。圖4所示的封裝pkg2與圖3所示的封裝pkg1的不同點在于，源極引線sl和漏極引線dl的形成位置不同。具體而言，在圖3所示的封裝pkg1中，柵極引線gl配置在最左側(cè)，漏極引線dl配置在正中，源極引線sl配置在最右側(cè)。與之相對，在圖4所示的封裝pkg2中，柵極引線gl配置在最左側(cè)，源極引線sl配置在正中，漏極引線dl配置在最右側(cè)。該情況下，如圖4所示，隨著源極引線sl的配置位置的變更，形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj的形成位置也以與其他引線相比更接近源極引線sl的方式變更。其結(jié)果為，在圖4所示封裝pkg2中，也能夠縮短柵極焊盤gpj與源極引線sl之間的距離。因此，能夠縮短連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度。也就是說，在圖4所示的封裝pkg2中，也能夠充分地降低存在于導(dǎo)線wgj的寄生電感。由此可知，能夠抑制基于上述第2機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，在圖4所示的封裝pkg2，也能夠謀求半導(dǎo)體器件的可靠性提高。

而且，作為圖4所示的封裝pkg2所特有的特征點，與圖3所示的封裝pkg1相比，能夠充分地縮短將形成在半導(dǎo)體芯片chp2的表面的源極焊盤spm、和源極引線sl電連接的導(dǎo)線wsm的長度。因此，根據(jù)圖4所示封裝pkg2，由于能夠降低導(dǎo)線wsm的寄生電阻及寄生電感，所以能夠提高本實施方式1的開關(guān)元件的電特性。尤其是，關(guān)于基于導(dǎo)線wsm的長度縮短而得到的效果，在減小本實施方式1的開關(guān)元件的導(dǎo)通電阻的方面明顯化。

＜變形例1＞

接下來，說明本變形例1的封裝pkg3的安裝結(jié)構(gòu)。在本變形例1中，說明將形成有結(jié)型fet的半導(dǎo)體芯片、和形成有mosfet的半導(dǎo)體芯片層疊的結(jié)構(gòu)。

圖5是表示本變形例1的封裝pkg3的安裝結(jié)構(gòu)圖。在圖5中，本變形例1的封裝pkg3具有例如由呈矩形形狀的金屬板構(gòu)成的芯片搭載部plt。該芯片搭載部plt以與漏極引線dl連結(jié)的方式一體地形成，芯片搭載部plt和漏極引線dl電連接。而且，以分離并隔著該漏極引線dl的方式配置有源極引線sl和柵極引線gl。具體而言，如圖5所示，在漏極引線dl的右側(cè)配置有源極引線sl，在漏極引線dl的左側(cè)配置有柵極引線gl。這些漏極引線dl、源極引線sl及柵極引線gl相互電絕緣。而且，在源極引線sl的前端部形成有由寬幅區(qū)域構(gòu)成的源極引線柱部spst，在柵極引線gl的前端部形成有由寬幅區(qū)域構(gòu)成的柵極引線柱部gpst。

接下來，在芯片搭載部plt上，例如，經(jīng)由由銀焊劑或焊錫構(gòu)成的導(dǎo)電性粘結(jié)材料而搭載有半導(dǎo)體芯片chp1。在該半導(dǎo)體芯片chp1上，例如，形成有以sic為材料的結(jié)型fet。而且，半導(dǎo)體芯片chp1的背面成為漏電極，在半導(dǎo)體芯片chp1的表面(主面)上形成有源極焊盤spj和柵極焊盤gpj。也就是說，在半導(dǎo)體芯片chp1上，形成有構(gòu)成以級聯(lián)連接方式連接的開關(guān)元件的一部分的結(jié)型fet，與該結(jié)型fet的漏極電連接的漏電極形成在半導(dǎo)體芯片chp1的背面，與結(jié)型fet的源極電連接的源極焊盤spj、以及與結(jié)型fet的柵電極電連接的柵極焊盤gpj形成在半導(dǎo)體芯片chp1的表面。

接下來，在該半導(dǎo)體芯片chp1上，例如，經(jīng)由由銀焊劑或焊錫構(gòu)成的導(dǎo)電性粘結(jié)材料而搭載有半導(dǎo)體芯片chp2。在該半導(dǎo)體芯片chp2上，例如，形成有以si為材料的mosfet。此時，半導(dǎo)體芯片chp2的背面成為漏電極，在半導(dǎo)體芯片chp1的表面(主面)上形成有源極焊盤spm和柵極焊盤gpm。也就是說，在半導(dǎo)體芯片chp2上，形成有構(gòu)成以級聯(lián)連接方式連接的開關(guān)元件的一部分的mosfet，與該mosfet的漏極電連接的漏電極形成在半導(dǎo)體芯片chp2的背面，與mosfet的源極電連接的源極焊盤spm、以及與mosfet的柵電極電連接的柵極焊盤gpm形成在半導(dǎo)體芯片chp2的表面。

像這樣，在本變形例1中，在半導(dǎo)體芯片chp1上搭載有半導(dǎo)體芯片chp2，尤其是，在形成于半導(dǎo)體芯片chp1的表面的源極焊盤spj上搭載有半導(dǎo)體芯片chp2。由此，形成在半導(dǎo)體芯片chp2的背面的漏電極、和形成在半導(dǎo)體芯片chp1的表面的源極焊盤spj電連接。其結(jié)果為，形成在半導(dǎo)體芯片chp1上的結(jié)型fet的源極、和形成在半導(dǎo)體芯片chp2上的mosfet的漏極電連接。由此可知，半導(dǎo)體芯片chp2需要以在俯視觀察下被形成在半導(dǎo)體芯片chp1的表面的源極焊盤spj包圍在內(nèi)的方式形成。也就是說，在本變形例1中，需要使半導(dǎo)體芯片chp2的尺寸小于半導(dǎo)體芯片chp1的尺寸，進一步而言，需要使半導(dǎo)體芯片chp2的尺寸小于源極焊盤spj的尺寸。

接著，如圖5所示，形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj、和形成在源極引線sl的前端部的源極引線柱部spst通過導(dǎo)線wgj而電連接。而且，形成在半導(dǎo)體芯片chp2的表面的源極焊盤spm、和形成在源極引線sl的前端部的源極引線柱部spst通過導(dǎo)線wsm而電連接。另外，形成在半導(dǎo)體芯片chp2的表面的柵極焊盤gpm、和形成在柵極引線gl的前端部的柵極引線柱部gpst通過導(dǎo)線wgm而電連接。在此構(gòu)成為，源極引線柱部spst的連接有導(dǎo)線wgj及導(dǎo)線wsm的區(qū)域、和柵極引線柱部gpst的連接有導(dǎo)線wgm的區(qū)域位于比芯片搭載部plt1的上表面和芯片搭載部plt2的上表面高的位置。

在這樣構(gòu)成的封裝pkg3中，至少半導(dǎo)體芯片chp1、半導(dǎo)體芯片chp2、芯片搭載部plt的一部分、漏極引線dl的一部分、源極引線sl的一部分、柵極引線gl的一部分、以及導(dǎo)線wgj、wgm、wsm被封固體封固。此外，也可以構(gòu)成為芯片搭載部plt的下表面從封固體露出。該情況下，能夠高效地使半導(dǎo)體芯片chp1和半導(dǎo)體芯片chp2所產(chǎn)生的熱從芯片搭載部plt的下表面散放。

該封固體例如呈長方體形狀，具有第1側(cè)面和與該第1側(cè)面相對的第2側(cè)面。該情況下，例如，漏極引線dl的一部分、源極引線sl的一部分、柵極引線gl的一部分從封固體的第1側(cè)面突出。這些突出的漏極引線dl的一部分、源極引線sl的一部分、柵極引線gl的一部分作為外部連接端子而發(fā)揮功能。

本變形例1的封裝pkg3如上述那樣構(gòu)成，以下，說明本變形例1的封裝pkg3的特征點。首先，如圖5所示，本變形例1的特征點在于，以盡可能接近的方式配置設(shè)置在形成有結(jié)型fet的半導(dǎo)體芯片chp1的表面的柵極焊盤gpj、和源極引線sl。具體而言，在本變形例1中，將半導(dǎo)體芯片chp1相對于漏極引線dl配置在源極引線sl的配置側(cè)的同一側(cè)。也就是說，半導(dǎo)體芯片chp1相對于圖5所示的中心線a-a′偏向右側(cè)配置。由此，能夠使半導(dǎo)體芯片chp1接近源極引線sl。而且，在本變形例1中，不是將半導(dǎo)體芯片chp1配置在芯片搭載部plt的中央部，而是以接近芯片搭載部plt的與源極引線sl最近的邊的方式配置半導(dǎo)體芯片chp1。也就是說，半導(dǎo)體芯片chp1相對于圖5所示的中心線b-b′偏向近前側(cè)(下側(cè))配置。由此，能夠以最接近源極引線sl的方式配置半導(dǎo)體芯片chp1。換言之，在本變形例1中，形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj以與其他引線(漏極引線dl和柵極引線gl)相比更接近源極引線sl的方式配置。其結(jié)果為，根據(jù)本變形例1，由于能夠縮短柵極焊盤gpj與源極引線sl之間的距離，所以能夠縮短連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度。尤其是，在本變形例1中，由于采用在源極引線sl中的存在于與柵極焊盤gpj較近的前端部的寬幅的源極引線柱部spst處連接導(dǎo)線wgj的結(jié)構(gòu)，所以能夠進一步縮短導(dǎo)線wgj的長度。能夠縮短導(dǎo)線wgj的長度意味著，能夠降低存在于導(dǎo)線wgj的寄生電感(圖2的lgi1和lgi2)。即，根據(jù)本變形例1，能夠充分地降低存在于導(dǎo)線wgj的寄生電感。由此可知，能夠抑制基于上述第2機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本變形例1，能夠謀求半導(dǎo)體器件的可靠性提高。

在此，從縮短連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度的觀點出發(fā)，考慮將柵極焊盤gpj偏向與半導(dǎo)體芯片chp1的源極引線sl最近的邊側(cè)而配置。然而，在本變形例1中，如圖5所示，以沿著半導(dǎo)體芯片chp1的右邊側(cè)、且相對于右邊中央部對稱的方式配置柵極焊盤gpj。其基于以下所示的理由。即，柵極焊盤gpj通過柵極布線而與形成在半導(dǎo)體芯片chp1的內(nèi)部的多個結(jié)型fet的各柵電極連接。由此可知，例如，通過以相對于右邊中央部對稱的方式配置柵極焊盤gpj，能夠抑制連接多個結(jié)型fet的各柵電極和柵極焊盤gpj的柵極布線的距離偏差。其意味著，能夠一致地利用形成在半導(dǎo)體芯片chp1內(nèi)的多個結(jié)型fet的特性。出于這樣的理由，在本變形例1中，以相對于半導(dǎo)體芯片chp1的右邊中央部對稱的方式配置柵極焊盤gpj。

此外，在本變形例1中，如圖5所示，柵極焊盤gpj通過導(dǎo)線wgj而與源極引線sl電連接，并且，柵極焊盤gpm通過導(dǎo)線wgm而與柵極引線gl電連接。此時，期望導(dǎo)線wgj的粗細(寬度)構(gòu)成得比導(dǎo)線wgm的粗細(寬度)粗。其原因在于，若存在于導(dǎo)線wgj的寄生電阻增大，則根據(jù)第3機理，會導(dǎo)致向mosfet施加絕緣耐壓以上的電壓。因此，從降低存在于導(dǎo)線wgj的寄生電阻的觀點出發(fā)，期望采取使導(dǎo)線wgj的粗細比其他導(dǎo)線粗的結(jié)構(gòu)。由此，由于能夠降低結(jié)型fet的柵電極與開關(guān)元件的源極(也能夠稱作mosfet的源極)之間的寄生電阻，所以能夠抑制基于上述第3機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本變形例1，能夠謀求半導(dǎo)體器件的可靠性提高。

接下來，說明本變形例1的進一步的特征點。如圖5所示，本變形例1的進一步的特征點在于，通過多條導(dǎo)線wsm將設(shè)置在形成有mosfet的半導(dǎo)體芯片chp2的表面的源極焊盤spm、和源極引線sl(源極引線柱部spst)連接起來。由此，能夠降低mosfet的源極與源極引線sl之間的寄生電阻及寄生電感。其結(jié)果為，能夠抑制mosfet的源極的電位從由源極引線sl供給的gnd電位(基準電位)發(fā)生變動，能夠?qū)osfet的源極可靠地固定于gnd電位。而且，由于降低了mosfet的源極與源極引線sl之間的寄生電阻，所以也能夠降低級聯(lián)連接而成的開關(guān)元件的導(dǎo)通電阻。像這樣，根據(jù)本變形例1的進一步的特征點，能夠謀求形成在封裝pkg3中的級聯(lián)連接而成的開關(guān)元件的電特性的提高。

接著，說明本變形例1所特有的特征點。如圖5所示，本變形例1所特有的特征點在于，在形成有結(jié)型fet的半導(dǎo)體芯片chp1上，搭載了形成有mosfet的半導(dǎo)體芯片chp2。由此，能夠?qū)⑿纬稍诎雽?dǎo)體芯片chp1的表面的源極焊盤spj、和形成在半導(dǎo)體芯片chp2的背面的漏電極直接連接。也就是說，根據(jù)本變形例1，能夠不使用導(dǎo)線地將結(jié)型fet的源極和mosfet的漏極直接連接。其意味著，能夠幾乎完全地去除夾存于結(jié)型fet的源極與mosfet的漏極之間的寄生電感。即，本變形例1所特有的特征點在于，在半導(dǎo)體芯片chp1上直接搭載有半導(dǎo)體芯片chp2，根據(jù)該結(jié)構(gòu)，不需要用于連接結(jié)型fet的源極和mosfet的漏極的導(dǎo)線。在使用導(dǎo)線的情況下，存在于導(dǎo)線的寄生電感成為問題，但根據(jù)本變形例1，由于能夠不使用導(dǎo)線地將結(jié)型fet的源極和mosfet的漏極直接連接，所以能夠幾乎完全地去除mosfet的漏極與結(jié)型fet的源極之間的寄生電感(圖2的lse1、lse2)。由以上可知，根據(jù)本變形例1所特有的特征點，能夠抑制基于上述第1機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本變形例1，能夠謀求半導(dǎo)體器件的可靠性提高。

根據(jù)本變形例1的封裝pkg3，在芯片搭載部plt上層疊地配置半導(dǎo)體芯片chp1和半導(dǎo)體芯片chp2。由此可知，在本變形例1的封裝pkg3中，可以是在封裝內(nèi)具有一個芯片搭載部plt的構(gòu)造，因此，能夠直接借用在封裝內(nèi)只具有一個芯片搭載部的現(xiàn)有通用封裝。即，根據(jù)本變形例1的封裝pkg3，能夠直接借用所謂便宜的通用封裝，因此能夠廉價地提供級聯(lián)連接而成的高性能的開關(guān)元件。換言之，根據(jù)本變形例1，能夠謀求形成有級聯(lián)連接而成的高性能的開關(guān)元件的封裝pkg3的成本削減。

另外，根據(jù)本變形例1，由于將形成有結(jié)型fet的半導(dǎo)體芯片chp1、和形成有mosfet的半導(dǎo)體芯片chp2層疊，所以也得到能夠減少半導(dǎo)體芯片的安裝面積的優(yōu)點。尤其是，該情況下，如圖5所示，由于能夠在芯片搭載部plt上確保大空間，所以也能夠高效地將半導(dǎo)體芯片chp1和半導(dǎo)體芯片chp2所產(chǎn)生的熱散放。而且，根據(jù)本變形例1，由于能夠減少開關(guān)元件的安裝面積，所以也得到能夠?qū)⒁酝渲迷诜庋b外部的印制基板上的續(xù)流二極管(回流二極管)與開關(guān)元件安裝在同一封裝中的優(yōu)點。其結(jié)果為，根據(jù)本變形例1，也能夠有助于印制基板的安裝面積削減，由此，能夠謀求以電源系統(tǒng)為代表的系統(tǒng)整體的成本削減。

接著，說明本變形例1的開關(guān)元件的其他安裝方式的一例。圖6是表示本變形例1的封裝pkg4的安裝結(jié)構(gòu)圖。圖6所示的封裝pkg4與圖5所示的封裝pkg3的不同點在于，形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj的配置位置不同。具體而言，在圖5所示的封裝pkg3中，以沿著半導(dǎo)體芯片chp1的右邊側(cè)、且相對于右邊中央部對稱的方式配置柵極焊盤gpj。與之相對，在圖6所示的封裝pkg4中，柵極焊盤gpj偏向半導(dǎo)體芯片chp1的與源極引線sl最近的邊側(cè)而配置。該情況下，能夠使從柵極焊盤gpj到源極引線sl的距離最短。因此，根據(jù)圖6所示的封裝pkg4，能夠使連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度最短，由此，能夠使存在于導(dǎo)線wgj的寄生電感最小化。由此可知，能夠抑制基于上述第2機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，在圖6所示的封裝pkg4中，也能夠謀求半導(dǎo)體器件的可靠性提高。

說明本變形例1的開關(guān)元件的其他安裝方式的一例。圖7是表示本變形例1的封裝pkg5的安裝結(jié)構(gòu)圖。在圖7所示的封裝pkg5中，在柵極焊盤gpj與源極引線sl的連接中、以及源極焊盤spm與源極引線sl的連接中，例如，使用由銅板(金屬板)構(gòu)成的夾子clp。像這樣，通過使用銅板，導(dǎo)體電阻與導(dǎo)線相比減小，因此能夠謀求寄生電感的降低。也就是說，通過使用金屬板構(gòu)造的夾子clp，能夠降低存在于柵極焊盤gpj與源極引線sl之間的寄生電感、以及存在于源極焊盤spm與源極引線sl之間的寄生電感。

尤其是，根據(jù)圖7所示的封裝pkg5，由于能夠降低存在于柵極焊盤gpj與源極引線sl之間的寄生電感，所以能夠抑制基于上述第2機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)圖7所示的封裝pkg5，能夠謀求半導(dǎo)體器件的可靠性提高。而且，根據(jù)圖7所示的封裝pkg5，由于也能夠降低存在于源極焊盤spm與源極引線sl之間的寄生電感，所以也能夠謀求半導(dǎo)體器件的電特性的提高。

此外，圖8是表示本變形例1的封裝pkg5的一個截面的圖。如圖8所示，在芯片搭載部plt上，經(jīng)由導(dǎo)電性粘結(jié)材料pst而搭載有半導(dǎo)體芯片chp1，在該半導(dǎo)體芯片chp1上，經(jīng)由導(dǎo)電性粘結(jié)材料(未圖示)而搭載有半導(dǎo)體芯片chp2。而且，半導(dǎo)體芯片chp1(柵極焊盤)和源極引線sl、以及半導(dǎo)體芯片chp2(源極焊盤)和源極引線sl通過夾子clp而電連接。此外，虛線部表示被封固體覆蓋的部分。

接著，說明本變形例1的開關(guān)元件的其他安裝方式的一例。圖9是表示本變形例1的封裝pkg6的安裝結(jié)構(gòu)圖。圖9所示的封裝pkg6與圖5所示的封裝pkg3的不同點在于，源極引線sl和漏極引線dl的形成位置不同。具體而言，在圖5所示的封裝pkg3中，柵極引線gl配置在最左側(cè)，漏極引線dl配置在正中，源極引線sl配置在最右側(cè)。與之相對，在圖9所示的封裝pkg6中，柵極引線gl配置在最左側(cè)，源極引線sl配置在正中，漏極引線dl配置在最右側(cè)。該情況下，如圖9所示，隨著源極引線sl的配置位置的變更，搭載在芯片搭載部plt上的半導(dǎo)體芯片chp1的搭載位置變更。也就是說，半導(dǎo)體芯片chp1的配置位置以與其他引線相比更接近源極引線sl的方式變更。具體而言，半導(dǎo)體芯片chp1以相對于圖9所示的中心線a-a′對稱的方式配置，并且，以相對于中心線b-b′偏向近前側(cè)(下側(cè))的方式配置。其結(jié)果為，在圖9所示的封裝pkg6中，也能夠縮短柵極焊盤gpj與源極引線sl之間的距離。因此，能夠縮短連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度。也就是說，在圖9所示的封裝pkg6中，也能夠充分地降低存在于導(dǎo)線wgj的寄生電感。由此可知，能夠抑制基于上述第2機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，在圖9所示的封裝pkg6中，也能夠謀求半導(dǎo)體器件的可靠性提高。

而且，作為圖9所示的封裝pkg6所特有的特征點，與圖5所示的封裝pkg3相比，能夠充分地縮短將形成在半導(dǎo)體芯片chp2的表面的柵極焊盤gpm、和柵極引線gl電連接的導(dǎo)線wgm的長度。因此，根據(jù)圖9所示的封裝pkg6，由于能夠降低導(dǎo)線wgm的寄生電阻及寄生電感，所以能夠提高本變形例1的開關(guān)元件的電特性。

此外，圖10是表示本變形例1的封裝pkg6的一個截面的圖。如圖10所示，在芯片搭載部plt上，經(jīng)由導(dǎo)電性粘結(jié)材料pst而搭載有半導(dǎo)體芯片chp1，在該半導(dǎo)體芯片chp1上，經(jīng)由導(dǎo)電性粘結(jié)材料(未圖示)而搭載有半導(dǎo)體芯片chp2。而且，半導(dǎo)體芯片chp2(源極焊盤)和源極引線sl通過導(dǎo)線wsm而電連接。此外，虛線部表示被封固體覆蓋的部分。

接下來，說明本變形例1的開關(guān)元件的其他安裝方式的一例。圖11是表示本變形例1的封裝pkg7的安裝結(jié)構(gòu)圖。圖11所示的封裝pkg7與圖9所示的封裝pkg6的不同點在于，形成在半導(dǎo)體芯片chp1的表面的柵極焊盤gpj的配置位置不同。具體而言，在圖9所示的封裝pkg6中，以沿著半導(dǎo)體芯片chp1的右邊側(cè)、且相對于右邊中央部對稱的方式配置柵極焊盤gpj。與之相對，在圖11所示的封裝pkg7中，柵極焊盤gpj偏向半導(dǎo)體芯片chp1的與源極引線sl最近的邊側(cè)而配置。該情況下，能夠使從柵極焊盤gpj到源極引線sl的距離最短。因此，根據(jù)圖11所示的封裝pkg7，能夠使連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度最短，由此，能夠使存在于導(dǎo)線wgj的寄生電感最小化。由此可知，能夠抑制基于上述第2機理的、絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，在圖11所示的封裝pkg7中，也能夠謀求半導(dǎo)體器件的可靠性提高。

接著，針對存在于本實施方式1的開關(guān)元件及本變形例的開關(guān)元件的寄生電感，與存在于現(xiàn)有技術(shù)的開關(guān)元件的寄生電感進行對比而說明。圖12是表示級聯(lián)連接而成的開關(guān)元件的電路圖和寄生電感的圖。具體而言，圖12的(a)是表示現(xiàn)有技術(shù)的開關(guān)元件和寄生電感的存在位置的電路圖，圖12的(b)是表示本實施方式1的開關(guān)元件和寄生電感的存在位置的電路圖。另外，圖12的(c)是表示本變形例1的開關(guān)元件和寄生電感的存在位置的電路圖。

首先，如從圖12的(a)得知那樣，在現(xiàn)有技術(shù)的級聯(lián)連接而成的開關(guān)元件中，在連接結(jié)型fetq1的源極和mosfetq2的漏極的中間節(jié)點se存在寄生電感l(wèi)se，在mosfetq2的源極與開關(guān)元件的源極s之間存在寄生電感l(wèi)s。另外，在結(jié)型fet的柵電極與開關(guān)元件的源極s之間存在寄生電感l(wèi)gi，在mosfet的柵電極gm中存在寄生電感。

與之相對，如圖12的(b)所示，在本實施方式1的級聯(lián)連接而成的開關(guān)元件中，與圖12的(a)所示的現(xiàn)有技術(shù)的級聯(lián)連接而成的開關(guān)元件相比，降低了寄生電感l(wèi)se、寄生電感l(wèi)s及寄生電感l(wèi)gi。其基于以下方面而實現(xiàn)：例如，如圖3所示，在本實施方式1中，通過對芯片搭載部plt1的配置位置、半導(dǎo)體芯片chp1的配置位置和柵極焊盤gpj的配置位置實施研究，采用縮短連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的結(jié)構(gòu)；和使連接源極焊盤spj和芯片搭載部plt2的導(dǎo)線wds由多條構(gòu)成。由此，根據(jù)本實施方式1，能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本實施方式1，能夠謀求半導(dǎo)體器件的可靠性提高。

另外，如圖12的(c)所示，在本變形例1的級聯(lián)連接而成的開關(guān)元件中，與本實施方式1同樣地，與圖12的(a)所示的現(xiàn)有技術(shù)的級聯(lián)連接而成的開關(guān)元件相比，能夠降低寄生電感l(wèi)s及寄生電感l(wèi)gi。而且，在本變形例1中，能夠幾乎完全地去除存在于連接結(jié)型fetq1的源極和mosfetq2的漏極的中間節(jié)點se的寄生電感l(wèi)se。其原因在于，例如，如圖5所示，在形成有結(jié)型fet的半導(dǎo)體芯片chp1上，搭載了形成有mosfet的半導(dǎo)體芯片chp2。由此，能夠?qū)⑿纬稍诎雽?dǎo)體芯片chp1的表面的源極焊盤spj、和形成在半導(dǎo)體芯片chp2的背面的漏電極直接連接。也就是說，根據(jù)本變形例1，能夠不使用導(dǎo)線地將結(jié)型fet的源極和mosfet的漏極直接連接。因此，根據(jù)本變形例1，能夠幾乎完全地去除夾存于結(jié)型fet的源極與mosfet的漏極之間的寄生電感。由此，根據(jù)本變形例1，能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本變形例1，能夠謀求半導(dǎo)體器件的可靠性提高。

＜變形例2＞

接下來，說明本變形例2的封裝pkg8的安裝結(jié)構(gòu)。圖13是表示本變形例2的封裝pkg8的安裝結(jié)構(gòu)圖。圖13所示的封裝pkg8的結(jié)構(gòu)與圖3所示的封裝pkg1的結(jié)構(gòu)大致相同。不同點在于封裝的外形形狀。像這樣，本發(fā)明的技術(shù)思想不僅能夠適用于圖3所示的封裝pkg1，也能夠適用于圖13所示那樣的封裝pkg8。也就是說，在將開關(guān)元件安裝構(gòu)成的封裝中，存在各種通用封裝，本發(fā)明的技術(shù)思想例如能夠?qū)σ詧D3所示的封裝pkg1和圖13所示的封裝pkg8為代表的各種各樣的通用封裝進行改進而實現(xiàn)。具體而言，在圖13所示的封裝pkg8中，例如，也能夠縮短柵極焊盤gpj與源極引線sl之間的距離，因此，能夠縮短連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度。由此可知，在圖13所示的封裝pkg8中，也能夠充分地降低存在于導(dǎo)線wgj的寄生電感。由此可知，能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，在圖13所示的封裝pkg8中，也能夠謀求半導(dǎo)體器件的可靠性提高。

此外，圖14是表示本變形例2的封裝pkg8的一個截面的圖。如圖14所示，在芯片搭載部plt2上，經(jīng)由導(dǎo)電性粘結(jié)材料pst而搭載有半導(dǎo)體芯片chp2。而且，例如，半導(dǎo)體芯片chp2(柵極焊盤)和柵極引線gl(柵極引線柱部gpst)經(jīng)由導(dǎo)線wgm而電連接。此外，虛線部表示被封固體覆蓋的部分。

接著，說明本變形例2的開關(guān)元件的其他安裝方式的一例。圖15是表示本變形例2的封裝pkg9的安裝結(jié)構(gòu)圖。圖15所示的封裝pkg9的結(jié)構(gòu)與圖5所示的封裝pkg3的結(jié)構(gòu)大致相同。不同點在于封裝的外形形狀。像這樣，本發(fā)明的技術(shù)思想不僅能夠適用于圖5所示的封裝pkg3，也能夠適用于圖15所示那樣的封裝pkg9。也就是說，在將開關(guān)元件安裝構(gòu)成的封裝中，存在各種通用封裝，本發(fā)明的技術(shù)思想能夠適用于例如以圖5所示的封裝pkg3和圖15所示的封裝pkg9為代表的各種各樣的通用封裝。具體而言，根據(jù)圖15所示的封裝pkg9，在形成有結(jié)型fet的半導(dǎo)體芯片chp1上，也搭載了形成有mosfet的半導(dǎo)體芯片chp2，因此，能夠?qū)⒃礃O焊盤spj和形成在半導(dǎo)體芯片chp2的背面的漏電極直接連接。由此可知，根據(jù)圖15所示的封裝pkg9，由于也能夠不使用導(dǎo)線地將結(jié)型fet的源極和mosfet的漏極直接連接，所以能夠幾乎完全地去除mosfet的漏極與結(jié)型fet的源極之間的寄生電感(圖2的lse1、lse2)。因此，根據(jù)圖15所示的封裝pkg9，也能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本變形例2，能夠謀求半導(dǎo)體器件的可靠性提高。

此外，圖16是表示本變形例2的封裝pkg9的一個截面的圖。如圖16所示，在芯片搭載部plt上，經(jīng)由導(dǎo)電性粘結(jié)材料pst而搭載有半導(dǎo)體芯片chp1，在該半導(dǎo)體芯片chp1上，經(jīng)由導(dǎo)電性粘結(jié)材料(未圖示)而搭載有半導(dǎo)體芯片chp2。而且，例如，半導(dǎo)體芯片chp2(柵極焊盤)和柵極引線gl(柵極引線柱部gpst)通過導(dǎo)線wgm而電連接。此外，虛線部表示被封固體覆蓋的部分。

＜變形例3＞

接下來，說明本變形例3的封裝pkg10的安裝結(jié)構(gòu)。圖17是表示本變形例3的封裝pkg10的安裝結(jié)構(gòu)圖。圖17所示的封裝pkg10的結(jié)構(gòu)與圖3所示的封裝pkg1的結(jié)構(gòu)大致相同。不同點在于封裝的外形形狀。像這樣，本發(fā)明的技術(shù)思想不僅能夠適用于圖3所示的封裝pkg1，也能夠適用于圖17所示那樣的封裝pkg10。也就是說，在將開關(guān)元件安裝構(gòu)成的封裝中，存在各種通用封裝，本發(fā)明的技術(shù)思想例如能夠?qū)σ詧D3所示的封裝pkg1和圖17所示的封裝pkg10為代表的各種各樣的通用封裝進行改進而實現(xiàn)。具體而言，在圖17所示的封裝pkg10中，例如，也能夠縮短柵極焊盤gpj與源極引線sl之間的距離，因此，能夠縮短連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度。由此可知，在圖17所示的封裝pkg10中，也能夠充分地降低存在于導(dǎo)線wgj的寄生電感。由此可知，能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，在圖17所示的封裝pkg10中，也能夠謀求半導(dǎo)體器件的可靠性提高。

此外，圖18是表示本變形例3的封裝pkg10的一個截面的圖。如圖18所示，在芯片搭載部plt1上，經(jīng)由導(dǎo)電性粘結(jié)材料pst而搭載有半導(dǎo)體芯片chp1。而且，例如，半導(dǎo)體芯片chp1(柵極焊盤gpj)和源極引線sl(源極引線柱部spst)通過導(dǎo)線wgj而電連接。此外，虛線部表示被封固體覆蓋的部分。

接著，說明本變形例3的開關(guān)元件的其他安裝方式的一例。圖19是表示本變形例3的封裝pkg11的安裝結(jié)構(gòu)圖。圖19所示的封裝pkg11的結(jié)構(gòu)與圖5所示的封裝pkg3的結(jié)構(gòu)大致相同。不同點在于封裝的外形形狀。像這樣，本發(fā)明的技術(shù)思想不僅能夠適用于圖5所示的封裝pkg3，也能夠適用于圖19所示那樣的封裝pkg11。也就是說，在將開關(guān)元件安裝構(gòu)成的封裝中，存在各種通用封裝，本發(fā)明的技術(shù)思想例如能夠適用于以圖5所示的封裝pkg3和圖19所示的封裝pkg11為代表的各種各樣的通用封裝。具體而言，根據(jù)圖19所示的封裝pkg11，在形成有結(jié)型fet的半導(dǎo)體芯片chp1上，也搭載了形成有mosfet的半導(dǎo)體芯片chp2，因此，能夠?qū)⒃礃O焊盤spj和形成在半導(dǎo)體芯片chp2的背面的漏電極直接連接。由此可知，根據(jù)圖19所示的封裝pkg11，由于也能夠不使用導(dǎo)線地將結(jié)型fet的源極和mosfet的漏極直接連接，所以能夠幾乎完全地去除mosfet的漏極與結(jié)型fet的源極之間的寄生電感(圖2的lse1、lse2)。因此，根據(jù)圖19所示的封裝pkg11，也能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本變形例3，能夠謀求半導(dǎo)體器件的可靠性提高。

此外，圖20是表示本變形例3的封裝pkg11的一個截面的圖。如圖20所示，在芯片搭載部plt上，經(jīng)由導(dǎo)電性粘結(jié)材料pst而搭載有半導(dǎo)體芯片chp1，在該半導(dǎo)體芯片chp1上，經(jīng)由導(dǎo)電性粘結(jié)材料(未圖示)而搭載有半導(dǎo)體芯片chp2。而且，例如，半導(dǎo)體芯片chp2(柵極焊盤)和柵極引線gl(柵極引線柱部gpst)通過導(dǎo)線wsm而電連接。此外，虛線部表示被封固體覆蓋的部分。

＜變形例4＞

接下來，說明本變形例4的封裝pkg12的安裝結(jié)構(gòu)。圖21是表示本變形例4的封裝pkg12的安裝結(jié)構(gòu)圖。圖21所示的封裝pkg12的結(jié)構(gòu)與圖3所示的封裝pkg1的結(jié)構(gòu)大致相同。不同點在于封裝的外形形狀。具體而言，本變形例4的封裝pkg12的封裝方式為sop(smalloutlinepackage：小尺寸封裝)。像這樣，本發(fā)明的技術(shù)思想不僅能夠適用于圖3所示的封裝pkg1，也能夠適用于圖21所示那樣的封裝pkg12。也就是說，在將開關(guān)元件安裝構(gòu)成的封裝中，存在各種通用封裝，本發(fā)明的技術(shù)思想例如能夠?qū)σ詧D3所示的封裝pkg1和圖21所示的封裝pkg12為代表的各種各樣的通用封裝進行改進而實現(xiàn)。具體而言，在圖21所示的封裝pkg12中，例如，也能夠縮短柵極焊盤gpj與源極引線sl之間的距離，因此，能夠縮短連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度。由此可知，在圖21所示的封裝pkg12中，也能夠充分地降低存在于導(dǎo)線wgj的寄生電感。由此可知，能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，在圖21所示的封裝pkg12中，也能夠謀求半導(dǎo)體器件的可靠性提高。

此外，圖22是表示本變形例4的封裝pkg12的一個截面的圖。如圖22所示，在芯片搭載部plt1上，經(jīng)由導(dǎo)電性粘結(jié)材料(未圖示)而搭載有半導(dǎo)體芯片chp1。而且，例如，半導(dǎo)體芯片chp1(柵極焊盤gpj)和源極引線sl(源極引線柱部spst)通過導(dǎo)線wgj而電連接。此外，在本變形例4中，例如，如圖22所示，芯片搭載部plt1、半導(dǎo)體芯片chp1、導(dǎo)線wgj和引線的一部分等被由樹脂構(gòu)成的封固體mr封固。此時，如能夠從圖21和圖22類推那樣，在封裝pkg12(sop封裝)中，封固體mr呈大致長方體形狀，具有第1側(cè)面和與該第1側(cè)面相對的第2側(cè)面。而且，柵極引線gl及源極引線sl以從封固體mr的第1側(cè)面突出的方式構(gòu)成，漏極引線dl以從封固體mr的第2側(cè)面突出的方式構(gòu)成。

接著，說明本變形例4的開關(guān)元件的其他安裝方式的一例。圖23是表示本變形例4的封裝pkg13的安裝結(jié)構(gòu)圖。圖23所示的封裝pkg13的結(jié)構(gòu)與圖5所示的封裝pkg3的結(jié)構(gòu)大致相同。不同點在于封裝的外形形狀。具體而言，本變形例4的封裝pkg13的封裝方式為sop(smalloutlinepackage)。像這樣，本發(fā)明的技術(shù)思想不僅能夠適用于圖5所示的封裝pkg3，也能夠適用于圖23所示那樣的封裝pkg13。也就是說，在將開關(guān)元件安裝構(gòu)成的封裝中，存在各種通用封裝，本發(fā)明的技術(shù)思想例如能夠適用于以圖5所示的封裝pkg3和圖23所示的封裝pkg13為代表的各種各樣的通用封裝。具體而言，根據(jù)圖23所示的封裝pkg13，在形成有結(jié)型fet的半導(dǎo)體芯片chp1上，也搭載了形成有mosfet的半導(dǎo)體芯片chp2，因此，能夠?qū)⒃礃O焊盤spj和形成于半導(dǎo)體芯片chp2的背面的漏電極直接連接。由此可知，根據(jù)圖23所示的封裝pkg13，由于也能夠不使用導(dǎo)線地將結(jié)型fet的源極和mosfet的漏極直接連接，所以能夠幾乎完全地去除mosfet的漏極與結(jié)型fet的源極之間的寄生電感(圖2的lse1、lse2)。因此，根據(jù)圖23所示的封裝pkg13，也能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本變形例4，能夠謀求半導(dǎo)體器件的可靠性提高。

此外，圖24是表示本變形例4的封裝pkg13的一個截面的圖。如圖24所示，在芯片搭載部plt上，經(jīng)由導(dǎo)電性粘結(jié)材料(未圖示)而搭載有半導(dǎo)體芯片chp1，在該半導(dǎo)體芯片chp1上，經(jīng)由導(dǎo)電性粘結(jié)材料(未圖示)而搭載有半導(dǎo)體芯片chp2。而且，例如，半導(dǎo)體芯片chp1(柵極焊盤gpj)和源極引線sl(源極引線柱部spst)通過導(dǎo)線wgj而電連接。此外，在本變形例4中，例如，如圖24所示，芯片搭載部plt、半導(dǎo)體芯片chp1、半導(dǎo)體芯片chp2、導(dǎo)線wgj和引線的一部分等被由樹脂構(gòu)成的封固體mr封固。此時，引線的一部分從封固體mr兩側(cè)的側(cè)面突出。

(實施方式2)

在上述實施方式1中，說明了與封裝構(gòu)造相關(guān)的研究點，但在本實施方式2中，說明與器件構(gòu)造相關(guān)的研究點。

＜層疊半導(dǎo)體芯片的布局結(jié)構(gòu)＞

圖25是表示本實施方式2的半導(dǎo)體芯片的布局結(jié)構(gòu)圖。以下所示的半導(dǎo)體芯片的布局結(jié)構(gòu)，例如，示出在將以碳化硅(si)為代表的帶隙比硅(si)大的物質(zhì)作為材料的形成有結(jié)型fet的半導(dǎo)體芯片chp1上，層疊地搭載以硅(si)為材料的形成有mosfet的半導(dǎo)體芯片chp2的例子。在圖25中，半導(dǎo)體芯片chp1呈矩形形狀，在該矩形形狀的半導(dǎo)體芯片chp1的外周區(qū)域形成有終接區(qū)域tmj。該終接區(qū)域tmj是為了確保耐壓而設(shè)置的區(qū)域。而且，終接區(qū)域tmj的內(nèi)側(cè)區(qū)域成為有源(active)區(qū)域actj。在該有源區(qū)域actj中形成有多個結(jié)型fet。

終接區(qū)域tmj設(shè)置在半導(dǎo)體芯片chp1的外周區(qū)域，但終接區(qū)域tmj的一部分進入內(nèi)部，并在該區(qū)域形成有柵極焊盤gpj。該柵極焊盤gpj經(jīng)由柵極布線而與形成在有源區(qū)域actj中的多個結(jié)型fet的各柵電極連接。在此，在圖25中，柵極焊盤gpj配置在半導(dǎo)體芯片chp1的右邊中央部。換言之，柵極焊盤gpj偏向右邊配置，并且以相對于沿左右延伸的中心線對稱的方式配置。由此，能夠抑制連接多個結(jié)型fet的各柵電極和柵極焊盤gpj的柵極布線的距離偏差。因此，根據(jù)圖25所示的布局結(jié)構(gòu)，得到能夠一致地利用形成在半導(dǎo)體芯片chp1內(nèi)的多個結(jié)型fet的特性的優(yōu)點。

在半導(dǎo)體芯片chp1的有源區(qū)域actj上形成有源極焊盤spj。該源極焊盤spj與形成在有源區(qū)域actj中的結(jié)型fet的源極區(qū)域電連接。而且，在該源極焊盤spj上搭載有呈矩形形狀的半導(dǎo)體芯片chp2。在該半導(dǎo)體芯片chp2上形成有多個mosfet，在半導(dǎo)體芯片chp2的主面上形成有源極焊盤spm和柵極焊盤gpm。源極焊盤spm與mosfet的源極區(qū)域電連接，柵極焊盤gpj與mosfet的柵電極電連接。

圖26是表示本實施方式2的層疊半導(dǎo)體芯片的其他布局結(jié)構(gòu)的圖。圖26所示的布局結(jié)構(gòu)與圖25所示的布局結(jié)構(gòu)大致相同。圖26與圖25的不同點在于，在圖25所示的布局結(jié)構(gòu)中，柵極焊盤gpj配置在右邊中央部，與之相對，在圖26所示的布局結(jié)構(gòu)中，柵極焊盤gpj偏向半導(dǎo)體芯片chp1的右下角部而配置。像這樣，在圖26中，通過配置在半導(dǎo)體芯片chp1的右下角部，例如，如圖6所示，能夠使從柵極焊盤gpj到源極引線sl的距離最短。也就是說，通過采用圖26所示的布局結(jié)構(gòu)，能夠使連接?xùn)艠O焊盤gpj和源極引線sl的導(dǎo)線wgj的長度最短，由此，能夠使存在于導(dǎo)線wgj的寄生電感最小化。

接著，圖27是圖25及圖26的在a-a線處剖切而成的剖視圖。如圖27所示，在半導(dǎo)體襯底subj的背面形成有漏電極dej，在半導(dǎo)體襯底subj的主面(表面)上形成有漂移層dftj。而且，在漂移層dftj上形成有有源區(qū)域actj，在該有源區(qū)域actj中形成有結(jié)型fet的柵電極及源極區(qū)域。在有源區(qū)域actj的端部，形成有用于確保耐壓的終接區(qū)域tmj，在有源區(qū)域actj上形成有源極焊盤spj。以覆蓋該源極焊盤spj的端部的方式形成有例如由氧化硅膜構(gòu)成的絕緣膜il1。在此之前的結(jié)構(gòu)為形成有結(jié)型fet的半導(dǎo)體芯片chp1的構(gòu)造，在該形成有結(jié)型fet的半導(dǎo)體芯片chp1上，搭載了形成有mosfet的半導(dǎo)體芯片chp2。

具體而言，在露出的源極焊盤spj上，例如，經(jīng)由導(dǎo)電性粘結(jié)材料(未圖示)而與漏電極dem接觸。該漏電極dem形成在半導(dǎo)體襯底subm的背面，在半導(dǎo)體襯底subm的與背面為相反側(cè)的主面(表面)上，形成有漂移層dftm。而且，在漂移層dftm上形成有有源區(qū)域actm，在有源區(qū)域actm的兩端部，形成有用于確保耐壓的終接區(qū)域tmm。在該有源區(qū)域actm中形成有mosfet的柵電極及源極區(qū)域。以跨著有源區(qū)域actm和終接區(qū)域tmm的方式形成有源極焊盤spm。以覆蓋該源極焊盤spm的端部的方式形成有絕緣膜il2，但源極焊盤spm的大部分的表面區(qū)域從絕緣膜il2露出。由此，在形成有結(jié)型fet的半導(dǎo)體芯片chp1上，搭載了形成有mosfet的半導(dǎo)體芯片chp2。

如圖27所示，以被源極焊盤spj包圍在內(nèi)的方式將半導(dǎo)體芯片chp2搭載在半導(dǎo)體芯片chp1上。因此，形成在半導(dǎo)體芯片chp2的背面的漏電極dem與形成在半導(dǎo)體芯片chp1的表面的源極焊盤spj不經(jīng)由導(dǎo)線而通過導(dǎo)電性粘結(jié)材料(未圖示)直接接觸。其意味著，能夠幾乎完全地去除夾存在結(jié)型fet的源極與mosfet的漏極之間的寄生電感。即，如圖27所示，通過在半導(dǎo)體芯片chp1上直接搭載半導(dǎo)體芯片chp2的結(jié)構(gòu)，不需要用于連接結(jié)型fet的源極和mosfet的漏極的導(dǎo)線。在使用導(dǎo)線的情況下，存在于導(dǎo)線的寄生電感成為問題，但根據(jù)本實施方式2的布局結(jié)構(gòu)，能夠不使用導(dǎo)線地將結(jié)型fet的源極和mosfet的漏極直接連接。由此可知，能夠幾乎完全地去除mosfet的漏極與結(jié)型fet的源極之間的寄生電感(圖2的lse1、lse2)。從以上可知，根據(jù)本實施方式2，能夠抑制絕緣耐壓以上的電壓向mosfet的施加，由此，能夠有效地抑制級聯(lián)連接的mosfet的雪崩擊穿。其結(jié)果為，根據(jù)本實施方式2，能夠謀求半導(dǎo)體器件的可靠性提高。

另外，如圖27所示，根據(jù)本實施方式2的布局結(jié)構(gòu)，由于在有源區(qū)域actj上配置有源極焊盤spj，所以能夠增大在結(jié)型fet中流動的電流。而且，該情況下，由于也能夠?qū)崿F(xiàn)源極焊盤spj的大面積化，所以也能夠增大搭載在源極焊盤spj上的半導(dǎo)體芯片chp2的面積。即，能夠增大半導(dǎo)體芯片chp2的面積意味著，能夠增加形成在半導(dǎo)體芯片chp2內(nèi)的mosfet的數(shù)量，其結(jié)果為，能夠增大在多個mosfet整體中流動的電流。像這樣，根據(jù)本實施方式2的布局結(jié)構(gòu)，由于能夠增大在多個結(jié)型fet整體中流動的電流、以及在多個mosfet整體中流動的電流，所以能夠容易地實現(xiàn)將結(jié)型fet和mosfet級聯(lián)連接而成的開關(guān)元件的大電流化。而且，根據(jù)本實施方式2，由于使用了利用與硅相比原理上能夠?qū)崿F(xiàn)高耐壓及低導(dǎo)通電阻的碳化硅的結(jié)型fet，所以能夠提供同時實現(xiàn)大電流化、高耐壓化及低導(dǎo)通電阻化的開關(guān)元件。

＜布局結(jié)構(gòu)的變形例＞

接著，說明本實施方式2的層疊半導(dǎo)體芯片的其他布局結(jié)構(gòu)。圖28是表示本變形例的層疊半導(dǎo)體芯片的布局結(jié)構(gòu)圖。如圖28所示，半導(dǎo)體芯片chp1呈矩形形狀，在該矩形形狀的半導(dǎo)體芯片chp1的外周區(qū)域形成有終接區(qū)域tmj。而且，在終接區(qū)域tmj的內(nèi)側(cè)區(qū)域形成有有源區(qū)域actj、柵極焊盤gpj及源極焊盤spj。在此，本變形例的特征在于，有源區(qū)域actj、柵極焊盤gpj及源極焊盤spj以不平面重合的方式配置。也就是說，如圖28所示，形成有結(jié)型fet的有源區(qū)域actj以避開柵極焊盤gpj和源極焊盤spj的方式配置。而且，在源極焊盤spj上搭載有半導(dǎo)體芯片chp2。

另外，圖29是表示本變形例的層疊半導(dǎo)體芯片的其他布局結(jié)構(gòu)的圖。圖29所示的布局結(jié)構(gòu)與圖28所示的布局結(jié)構(gòu)大致相同。圖29與圖28的不同點在于，在圖28所示的布局結(jié)構(gòu)中，柵極焊盤gpj配置在右邊中央部，與之相對，在圖29所示的布局結(jié)構(gòu)中，柵極焊盤gpj偏向半導(dǎo)體芯片chp1的右下角部而配置。

接下來，圖30是圖28及圖29的在a-a線處剖切而成的剖視圖。如圖30所示，在半導(dǎo)體襯底subj的背面形成有漏電極dej，在半導(dǎo)體襯底subj的主面(表面)上形成有漂移層dftj。在該漂移層dftj上形成有有源區(qū)域actj，在有源區(qū)域actj的外側(cè)區(qū)域形成有終接區(qū)域tmj。在有源區(qū)域actj中形成有結(jié)型fet的柵電極ge和源極區(qū)域sr。而且，在有源區(qū)域actj上及終接區(qū)域tmj上形成有絕緣膜il1，在該絕緣膜il1上形成有源極焊盤spj。在此，在本變形例中，重要點為，源極焊盤spj沒有形成在有源區(qū)域actj中，而是形成在終接區(qū)域tmj上。即，在本變形例中，在俯視觀察時，有源區(qū)域actj和源極焊盤spj以不重合的方式配置，源極焊盤spj配置在終接區(qū)域tmj上。此外，在圖30中，省略了配置在源極焊盤spj上的半導(dǎo)體芯片chp2的圖示。也就是說，在圖30中，也與圖27同樣地，在源極焊盤spj上搭載有半導(dǎo)體芯片chp2，由于其結(jié)構(gòu)相同，所以在圖30中，省略了配置在源極焊盤spj上的半導(dǎo)體芯片chp2的圖示。

根據(jù)這樣構(gòu)成的本變形例，能夠得到以下所示的效果。即，在源極焊盤spj上搭載半導(dǎo)體芯片chp2。該情況下，在源極焊盤spj上作用有應(yīng)力。但是，在本變形例中，形成有結(jié)型fet的有源區(qū)域actj沒有形成在該源極焊盤spj的正下區(qū)域，因此，能夠防止在有源區(qū)域actj上施加有應(yīng)力。也就是說，根據(jù)本變形例，能夠防止在有源區(qū)域actj中施加有不必要的應(yīng)力，因此能夠防止形成在有源區(qū)域actj中的結(jié)型fet的機械破壞。

另外，在搭載于源極焊盤spj上的半導(dǎo)體芯片chp2的表面，形成有柵極焊盤gpm和源極焊盤spm，在這些焊盤上通過導(dǎo)線焊接而連接有導(dǎo)線。在該導(dǎo)線焊接工序中也產(chǎn)生應(yīng)力，但在本變形例中，由于半導(dǎo)體芯片chp2和有源區(qū)域actj以不平面重合的方式配置，所以能夠防止在導(dǎo)線焊接工序中產(chǎn)生的應(yīng)力直接傳遞到有源區(qū)域actj。其結(jié)果為，根據(jù)本變形例的層疊半導(dǎo)體芯片的布局結(jié)構(gòu)，能夠抑制在半導(dǎo)體芯片chp2的搭載時或?qū)Ь€焊接時產(chǎn)生的應(yīng)力對形成在半導(dǎo)體芯片chp1的有源區(qū)域actj中的結(jié)型fet的特性帶來影響。即，根據(jù)本變形例，能夠提供組裝成品率高且可靠性高的半導(dǎo)體器件。

＜mosfet的器件構(gòu)造＞

接下來，說明形成在半導(dǎo)體芯片chp2上的mosfet的器件構(gòu)造的一例。圖31是表示本實施方式2的mosfet的器件構(gòu)造的一例的剖視圖。如圖31所示，例如，在由導(dǎo)入有n型雜質(zhì)的硅構(gòu)成的半導(dǎo)體襯底subm的背面，例如，形成有由金膜構(gòu)成的漏電極dem，另一方面，在半導(dǎo)體襯底subm的主面?zhèn)?，形成有由n型半導(dǎo)體區(qū)域構(gòu)成的漂移層dftm。在漂移層dftm上形成有由p型半導(dǎo)體區(qū)域構(gòu)成的主體區(qū)域pr，以被該主體區(qū)域pr包圍在內(nèi)的方式形成有由n型半導(dǎo)體區(qū)域構(gòu)成的源極區(qū)域sr。被該源極區(qū)域sr和漂移層dftm夾持的主體區(qū)域pr的表面區(qū)域作為溝道形成區(qū)域而發(fā)揮功能。而且，以與源極區(qū)域sr和主體區(qū)域pr雙方電連接的方式形成有源電極se。而且，在包含溝道形成區(qū)域上在內(nèi)的漂移層dftm的表面，例如，形成有由氧化硅膜構(gòu)成的柵極絕緣膜gox，在該柵極絕緣膜gox上形成有柵電極g。

在這樣構(gòu)成的mosfet中，例如構(gòu)成為，電子從源極區(qū)域sr穿過形成在主體區(qū)域pr的表面的溝道形成區(qū)域，并從漂移層dftm向形成在半導(dǎo)體襯底subm的背面的漏電極dem流動，為所謂的稱作縱型mosfet的構(gòu)造。該縱型mosfet的優(yōu)點在于，由于能夠高密度地形成在半導(dǎo)體芯片chp2上，所以成為電流密度大的mosfet。因此，通過在本發(fā)明的開關(guān)元件中利用縱型mosfet，能夠?qū)崿F(xiàn)電流密度大的開關(guān)元件。

例如，在圖28和圖29所示的布局結(jié)構(gòu)的情況下，能夠有效地防止基于向形成在有源區(qū)域actj中的結(jié)型fet的應(yīng)力而導(dǎo)致的特性劣化，另一方面，源極焊盤spj的面積較小。該情況下，配置在源極焊盤spj上的形成有mosfet的半導(dǎo)體芯片chp2的面積也較小，但作為形成在半導(dǎo)體芯片chp2中的mosfet，只要使用圖31所示的縱型mosfet，即使是較小的芯片面積，也能夠?qū)崿F(xiàn)較大電流密度的mosfet。其結(jié)果為，能夠增大級聯(lián)連接而成的開關(guān)元件整體的電流密度。也就是說，通過尤其采取圖28或圖29所示的布局結(jié)構(gòu)，能夠提供如下高性能的開關(guān)元件，即使在形成有mosfet的半導(dǎo)體芯片chp2的面積較小的情況下，也能夠通過使用圖31所示的縱型mosfet有效地防止基于向形成在有源區(qū)域actj中的結(jié)型fet的應(yīng)力而導(dǎo)致的特性劣化，并且能夠確保大電流。

＜本發(fā)明人所發(fā)現(xiàn)的技術(shù)課題＞

接下來，說明本發(fā)明人所發(fā)現(xiàn)的新技術(shù)課題。圖32是表示級聯(lián)連接而成的開關(guān)元件中的電流路徑的圖。圖32的(a)是表示接通時的電流路徑的圖，圖32的(b)是表示斷開時流動的漏電流的電流路徑的圖。如圖32的(a)所示，在接通時，額定電流id從結(jié)型fetq1的漏極向mosfetq2的源極流動。即，額定電流id從級聯(lián)連接而成的開關(guān)元件的漏極d向源極s流動。此時，mosfetq2截止前的mosfetq2的漏極電壓(中間節(jié)點se的電壓)能夠根據(jù)mosfetq2的導(dǎo)通電阻與額定電流id的積求出。例如，若導(dǎo)通電阻為10mω且額定電流id為40a，則中間節(jié)點se的電壓為0.4v。該中間節(jié)點se的電壓為mosfetq2的漏極電壓，并且也為結(jié)型fetq1的源極電壓，因此，以結(jié)型fetq1的源極電壓為基準的結(jié)型fetq1的柵極電壓即電壓vgs為-0.4v。

在使級聯(lián)連接而成的開關(guān)元件從接通狀態(tài)向斷開狀態(tài)轉(zhuǎn)變的情況下，如圖32的(a)所示，從對mosfetq2的柵電極gm施加15v的狀態(tài)，如圖32的(b)所示，對mosfetq2的柵電極gm施加0v。mosfetq2由于為常閉型的mosfet，所以當對柵電極gm施加0v時截止。

在將mosfetq2截止的過程中，在初始階段，溝道逐漸消失，因此，mosfetq2的漏極與源極之間的導(dǎo)通電阻逐漸上升。在級聯(lián)連接而成的開關(guān)元件中使用的結(jié)型fetq1為常開型，在將mosfetq2截止的初始階段，由于結(jié)型fetq1的電壓vgs為-0.4v，所以結(jié)型fetq1維持導(dǎo)通狀態(tài)。由此可知，電流從結(jié)型fetq1的漏極(例如，在電源電壓300v的應(yīng)用中，漏極電壓為300v左右)向結(jié)型fetq1的源極流動。因此，由于mosfetq2的漏極電壓(中間節(jié)點se的電壓)為隨著溝道的消失而增加的導(dǎo)通電阻、與從結(jié)型fetq1的漏極流入的漏極電流的積，所以mosfetq2的漏極電壓(中間節(jié)點se的電壓)從0.4v逐漸上升。

然后，當mosfetq2的溝道完全消失而mosfetq2完全截止時，通過從結(jié)型fetq1流入的電流而在中間節(jié)點se蓄積有電荷，因此，mosfetq2的漏極電壓(中間節(jié)點se的電壓)進一步上升，上升至結(jié)型fetq1的截止電壓(例如，5v～15v左右)。當成為該狀態(tài)時，結(jié)型fetq1截止，結(jié)型fetq1的漏極電流不流動。即，mosfetq2的漏極電壓(中間節(jié)點se的電壓)停止上升，并維持該狀態(tài)。

但是，本發(fā)明人發(fā)現(xiàn)，在級聯(lián)連接而成的開關(guān)元件中，即使在結(jié)型fetq1的電壓vgs為-5v～-15v左右時，也存在漏電流idl在結(jié)型fetq1的漏極與源極之間流動的情況。當該漏電流idl流動時，在中間節(jié)點se蓄積有電荷，因此，mosfetq2的漏極電壓(中間節(jié)點se的電壓)上升。由此可知，當上述漏電流idl增大時，mosfetq2的漏極電壓(中間節(jié)點se的電壓)可能成為mosfetq2的耐壓以上(例如，30v以上)的電壓。其結(jié)果為，mosfetq2發(fā)生雪崩動作，最終可能導(dǎo)致mosfetq2被擊穿。作為其對策，只要使用耐壓高的高耐壓mosfet，就能夠防止上述mosfet的雪崩擊穿的可能性升高，但在使用高耐壓的mosfet的情況下，為了確保耐壓而需要將漂移層設(shè)計得較厚。像這樣，若加厚低濃度的漂移層的厚度，則導(dǎo)致mosfet的導(dǎo)通電阻增加，因此，會產(chǎn)生級聯(lián)連接而成的開關(guān)元件的接通時的導(dǎo)通損耗增加的問題點。也就是說，為了確保級聯(lián)連接而成的開關(guān)元件的高性能化，并防止mosfet的雪崩擊穿，需要對加厚低濃度的漂移層的結(jié)構(gòu)的以外方面實施研究。因此，在本實施方式2中，為了確保級聯(lián)連接而成的開關(guān)元件的高性能化，并防止mosfet的雪崩擊穿，對結(jié)型fet的器件構(gòu)造實施研究。以下，說明該施加研究而得到的本實施方式2的結(jié)型fet的器件構(gòu)造。

＜結(jié)型fet的器件構(gòu)造＞

圖33是表示本實施方式2的結(jié)型fet的器件構(gòu)造的剖視圖。如圖33所示，本實施方式2的結(jié)型fet具有半導(dǎo)體襯底subj，在該半導(dǎo)體襯底subj的背面形成有漏電極dej。另一方面，在半導(dǎo)體襯底subj的與背面為相反側(cè)的主面?zhèn)刃纬捎衅茖觗ftj，在該漂移層dftj上形成有多個溝槽(trench)tr。而且，在多個溝槽tr的各自側(cè)面及底面，形成有柵電極ge(也稱作柵極區(qū)域)，以夾持在形成于相鄰溝槽tr的側(cè)面及底面的柵電極ge之間的方式形成有溝道形成區(qū)域。在該溝道形成區(qū)域的上部形成有源極區(qū)域sr。在這樣構(gòu)成的結(jié)型fet中，通過抑制對柵電極ge施加的電壓，控制耗盡層從柵電極ge的生長。由此，當從彼此相鄰的柵電極ge生長的耗盡層相連時，溝道形成區(qū)域消失而實現(xiàn)截止狀態(tài)，另一方面，在從彼此相鄰的柵電極ge生長的耗盡層沒有相連的情況下，形成溝道形成區(qū)域而實現(xiàn)導(dǎo)通狀態(tài)。

在此，本實施方式2的結(jié)型fet的特征點在于，溝道形成區(qū)域的溝道長cl為1μm以上。換言之，本實施方式2的特征點在于源極區(qū)域sr的底部與柵電極ge的底部之間的距離為1μm以上。由此，由于能夠延長溝道形成區(qū)域的溝道長，所以能夠提高結(jié)型fet導(dǎo)通時的溝道形成區(qū)域內(nèi)的靜電電勢。由此可知，根據(jù)本實施方式2，與使用溝道長為0.5μm左右的器件構(gòu)造的情況相比，能夠?qū)⒃诮Y(jié)型fet的漏極與源極之間流動的漏電流抑制得較小。像這樣，使溝道長cl為1μm以上的優(yōu)點在于，能夠提高截止時的溝道形成區(qū)域內(nèi)的靜電電勢而能夠降低漏電流，但認為溝道長cl自身的延長也有助于漏電流的降低。

而且，在圖33所示的結(jié)型fet的器件構(gòu)造的情況下，和成為漏極的半導(dǎo)體襯底subj與源極區(qū)域sr之間的距離相比，半導(dǎo)體襯底subj與柵電極ge之間的距離較小。而且，在結(jié)型fet截止的狀態(tài)下，在柵電極ge與漂移層dftj施加有反向電壓(反向偏置)。其結(jié)果認為，關(guān)于截止時在結(jié)型fet中流動的漏電流，與在隔開距離的半導(dǎo)體襯底subj與源極區(qū)域sr之間流動相比，主要作為距離短的半導(dǎo)體襯底subj與柵電極ge之間的反向電流(漏電流)而流動。因此，根據(jù)本實施方式2，在結(jié)型fet截止后，能夠大幅降低在結(jié)型fet的漏極與源極之間流動的漏電流。由此可知，根據(jù)本實施方式2，能夠抑制由截止時的在結(jié)型fet的漏極與源極之間流動的漏電流而引起mosfet的漏極電壓上升至耐壓以上的電壓，由此，能夠有效地防止mosfet發(fā)生雪崩動作而最終導(dǎo)致mosfet被擊穿。此外，根據(jù)圖33所示的溝槽構(gòu)造的結(jié)型fet，由于能夠高密度地形成結(jié)型fet，所以當然能夠?qū)崿F(xiàn)電流密度大的開關(guān)元件。

接著，圖34是表示本實施方式2的結(jié)型fet的其他器件構(gòu)造的剖視圖。如圖34所示，本實施方式2的其他結(jié)型fet具有半導(dǎo)體襯底subj，在該半導(dǎo)體襯底subj的背面形成有漏電極dej。另一方面，在半導(dǎo)體襯底subj的與背面為相反側(cè)的主表面?zhèn)?，形成有漂移層dftj，在該漂移層dftj上，以分離且埋入的方式形成有多個柵電極ge。而且，在相鄰的柵電極ge之間的漂移層dftj的表面形成有源極區(qū)域sr。這樣構(gòu)成的圖34所示的結(jié)型fet為不具有溝槽構(gòu)造的所謂的縱型結(jié)型fet。

在具有這樣的構(gòu)造的結(jié)型fet中，特征點也在于溝道形成區(qū)域的溝道長cl為1μm以上。換言之，特征點在于源極區(qū)域sr的底部與柵電極ge的底部之間的距離(溝道長cl)為1μm以上。由此，由于能夠延長溝道形成區(qū)域的溝道長，所以即使在圖34所示的結(jié)型fet中，也能夠提高截止時的溝道形成區(qū)域內(nèi)的靜電電勢。由此可知，在圖34所示的結(jié)型fet中，與使用溝道長為0.5μm左右的器件構(gòu)造的情況相比，也能夠?qū)⒃诮Y(jié)型fet的漏極與源極之間流動的漏電流抑制得較小。像這樣，使溝道長cl為1μm以上的優(yōu)點在于，由于能夠提高截止時的溝道形成區(qū)域內(nèi)的靜電電勢而能夠降低漏電流，而且，認為溝道長cl自身的延長也有助于漏電流的降低。

圖34所示的結(jié)型fet的優(yōu)點在于，器件構(gòu)造簡單而能夠降低制造成本。而且，在圖33所示的結(jié)型fet中，需要通過高難度的傾斜離子注入技術(shù)等方法在溝道tr的側(cè)面形成導(dǎo)電型雜質(zhì)(p型雜質(zhì))，與之相對，在圖34所示的結(jié)型fet中，不需要為了形成柵電極ge而使用高難度的傾斜離子注入技術(shù)，具有向柵電極ge導(dǎo)入的雜質(zhì)分布精度高的優(yōu)點。也就是說，根據(jù)圖34所示的結(jié)型fet，得到能夠容易地形成特性一致的結(jié)型fet的優(yōu)點。

以上，基于實施方式具體地說明了本發(fā)明人所完成的發(fā)明，但本發(fā)明不限定于上述實施方式，當然能夠在不脫離其要旨的范圍內(nèi)進行各種變更。

例如，在上述實施方式中，說明了通過柵極驅(qū)動電路(柵極驅(qū)動器)來驅(qū)動mosfet的柵電極的例子，但也可以構(gòu)成為通過柵極驅(qū)動電路同時驅(qū)動結(jié)型fet的柵電極。該情況下，通過以柵極驅(qū)動電路控制結(jié)型fet的柵電極，能夠?qū)⒔Y(jié)型fet的源極電壓控制成所期望的電平，因此，能夠得到可抑制中間節(jié)點的電涌電壓的效果。在該結(jié)構(gòu)的情況下，雖然端子數(shù)量增加，但得到能夠提供更低損耗的開關(guān)元件的優(yōu)點。

另外，關(guān)于在實施方式1中說明的封裝方式，引線配置也不限定于此。也就是說，柵極引線、漏極引線及源極引線的配置位置能夠進行各種變更。例如，能夠在將封裝安裝于安裝襯底時，以能夠借用現(xiàn)有引線配置的方式?jīng)Q定封裝的引線配置。該情況下，不需要改變安裝襯底，也能夠抑制隨著設(shè)計變更而導(dǎo)致的成本增加。

而且，層疊半導(dǎo)體芯片的布局結(jié)構(gòu)也不僅限定于尤其在說明書中說明的布局結(jié)構(gòu)，各半導(dǎo)體芯片的形狀、焊盤的形狀、終接區(qū)域的形狀等也沒有特別限定。另外，結(jié)型fet和mosfet的構(gòu)造也沒有限定，能夠適用各種各樣的現(xiàn)有構(gòu)造。而且，器件的雜質(zhì)分布也能夠自由變更。例如，在mosfet中，也可以使表面的雜質(zhì)濃度較小以避免穿通，并且，以隨著深度方向而逐漸加大雜質(zhì)濃度的方式注入雜質(zhì)。

此外，上述的mosfet不限定于使柵極絕緣膜由氧化膜形成的情況，設(shè)想也包含擴大柵極絕緣膜而由絕緣膜形成的misfet(metalinsulatorsemiconductorfieldeffecttransistor：金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)。也就是說，在本明書中，為便于說明而使用mosfet的術(shù)語，但該mosfet在本明書中作為意圖包含misfet的術(shù)語而使用。

另外，作為上述的各導(dǎo)線的金屬材料，可以使用金(au)、金合金、銅(cu)、銅合金，鋁(al)、鋁合金等。

本發(fā)明的開關(guān)元件例如能夠適用于電源電路，但不限定于此，例如，也能夠適用于空調(diào)用的逆變器、太陽能發(fā)電系統(tǒng)的功率調(diào)節(jié)器、混合動力車或電動汽車的逆變器、計算機的電源模塊、白色led的逆變器等各種設(shè)備。

工業(yè)實用性

本發(fā)明能夠廣泛地利用于制造半導(dǎo)體器件的制造業(yè)。