本發(fā)明是有關于一種半導體結(jié)構與其制造方法，且特別是有關于一種具有柵極取代(gatereplacement)的半導體結(jié)構與其制造方法。

背景技術：

半導體結(jié)構被使用于許多產(chǎn)品，例如mp3播放器、數(shù)字相機、計算機檔案等儲存元件中。隨著半導體制造技術的進步，對于半導體結(jié)構的需求也趨向較小的尺寸、較大的存儲容量。因應這種需求，系需要制造高元件密度的半導體結(jié)構。

設計者開發(fā)一種提高半導體結(jié)構密度的方法是使用三維疊層存儲裝置，以達到更高的存儲容量，同時降低每一位的成本。然而，在三維疊層存儲裝置，尤其是氧化物/多晶硅(oxide/polysilicon，op)疊層存儲裝置中，字線電阻(wordlineresistance)為一關鍵因素，這是由于字線電阻會影響操作速度。因此，制造一種可有效降低字線電阻的存儲器為一重要的課題。

技術實現(xiàn)要素：

本發(fā)明是有關于一種具有柵極取代的半導體結(jié)構與其制造方法。在本發(fā)明某些實施例中，半導體結(jié)構的金屬層可降低字線電阻且節(jié)省單柵極垂直通道(singlegateverticalchannel，sgvc)裝置結(jié)構的字線金屬布線(metalrouting)。

根據(jù)本發(fā)明，提出一種半導體結(jié)構，包括一基板、多個第一疊層結(jié)構以及兩個第二疊層結(jié)構。第一疊層結(jié)構設置于基板上，且每個第一疊層結(jié)構包括多個交互疊層的金屬層與氧化層。第二疊層結(jié)構設置于基板上，且每個第二疊層結(jié)構包括多個交互疊層的氮化硅層與氧化層。第一疊層結(jié)構設置于兩個第二疊層結(jié)構之間。

根據(jù)本發(fā)明，提出一種半導體結(jié)構的制造方法，包括以下步驟。提供 一基板。交互疊層多個氮化硅層與氧化層?？涛g氮化硅層與氧化層，以形成多個預疊層結(jié)構。形成一第一電荷捕捉層于預疊層結(jié)構上。形成一第一通道層于電荷捕捉層上?？涛g預疊層結(jié)構的部分，以形成多個貫孔。將預疊層結(jié)構的部分中的氮化硅層取代為多個金屬層，以形成多個第一疊層結(jié)構。預疊層結(jié)構的其他部分形成兩個第二疊層結(jié)構，且第一疊層結(jié)構設置于兩個第二結(jié)構之間。

為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1a繪示本發(fā)明一實施例的半導體結(jié)構100的俯視圖。

圖1b繪示圖1a的半導體結(jié)構沿著a-a’線所切的剖面圖。

圖2a至圖10繪示本發(fā)明一實施例的半導體結(jié)構的一制造實施例。

【符號說明】

100：半導體結(jié)構

1：基板

11：第一疊層結(jié)構

12：第二疊層結(jié)構

21：氮化硅層

22：金屬層

31：貫孔

32、33：空間

41、42、43：氧化層

411：氧化層的側(cè)表面

44：絕緣層

60、61、62：電荷捕捉層

601：電荷捕捉層的部分頂表面

80、81、82：通道層

83：導電插塞

具體實施方式

以下是參照所附圖式詳細敘述本發(fā)明的實施例。圖式中相同的標號是用以標示相同或類似的部分。需注意的是，圖式系已簡化以利清楚說明實施例的內(nèi)容，圖式上的尺寸比例并非按照實際產(chǎn)品等比例繪制，因此并非作為限縮本發(fā)明保護范圍之用。

圖1a繪示本發(fā)明一實施例的半導體結(jié)構100的俯視圖。圖1b繪示圖1a的半導體結(jié)構100沿著a-a’線所切的剖面圖。需注意的是，為了更清楚繪示本發(fā)明實施例的半導體結(jié)構100，各圖式中可能省略部分元件。

在本發(fā)明實施例中，半導體結(jié)構100可包括一基板1、多個第一疊層結(jié)構11與兩個第二疊層結(jié)構12。第一疊層結(jié)構11與第二疊層結(jié)構12設置于基板1上。如圖1b所示，每個第一疊層結(jié)構11可包括交互疊層的金屬層22與氧化層41，而每個第二疊層結(jié)構12可包括交互疊層的氮化硅層21與氧化層41。

在本實施例中，第一疊層結(jié)構11設置于兩個第二疊層結(jié)構12之間。此外，第一疊層結(jié)構的數(shù)量可為2n個，其中n為正整數(shù)。在此，金屬層可包括鎢(w)。

如圖1b所示，半導體結(jié)構100可更包括一電荷捕捉層60及一通道層80，電荷捕捉層60設置于第一疊層結(jié)構11上，而通道層80設置于電荷捕捉層60上。在一實施例中，電荷捕捉層60可為一氧氮氧(ono)結(jié)構、一氧氮氧氮氧(onono)結(jié)構或一氧氮氧氮氧氮氧(ononono)結(jié)構，而通道層80可包括多晶硅。

如圖1b所示，電荷捕捉層60可包括一凸出部611，凸出部611使電荷捕捉層60的頂表面為不平的(非平面)。

此外，半導體結(jié)構100也可包括多個導電插塞(conductiveplug)83與絕緣層44。導電插塞83電性連接于通道層80。絕緣層44可設置于第一疊層結(jié)構11之間。在本實施例中，絕緣層44也可設置于第一疊層結(jié)構11與第二疊層結(jié)構12之間。

在此，絕緣層44可包括氧化物。在一實施例中，每個位于導電插塞83之間的部分絕緣層44與電荷捕捉層60的部分頂表面601可被裸露。也就是說，導電插塞83之間可形成空間33，使每個位于導電插塞83之間的 部分絕緣層44與電荷捕捉層60的部分頂表面601被裸露。

圖2a至圖10繪示本發(fā)明一實施例的半導體結(jié)構100的一制造實施例。首先，提供一基板1。接著，交互疊層多個氮化硅層21與氧化層41于基板1上。在本實施例中，可刻蝕氮化硅層21與氧化層41，以形成多個預疊層結(jié)構10。

也就是說，每個預疊層結(jié)構10可如圖2a、圖2b所示包括交互疊層的氮化硅層21與氧化層41。在此，圖2a繪示半導體結(jié)構在此階段的剖面圖，而圖2b繪示半導體結(jié)構在此階段的立體示意圖。

如圖3所示，形成一第一電荷捕捉層61于預疊層結(jié)構10上，接著形成一第一通道層81于第一電荷捕捉層61上。在本實施例中，第一電荷捕捉層61可為一氧氮氧(ono)結(jié)構、一氧氮氧氮氧(onono)結(jié)構或一氧氮氧氮氧氮氧(ononono)結(jié)構，而第一通道層81可包括多晶硅。但本發(fā)明并未限定于此。

如圖4所示，形成一氧化層42于第一通道層81上。在本實施例中，預疊層結(jié)構10之間的剩余空間可被氧化層42所填滿。

如圖5所示，刻蝕部分預疊層結(jié)構10，以形成多個貫孔(throughhole)31。在此，貫孔31可裸露基板1的部分頂表面。

如圖6所示，移除位于被刻蝕的部分預疊層結(jié)構10中的氮化硅層21，以在被刻蝕的部分預疊層結(jié)構10中的氧化層41之間形成多個空間32。在一實施例中，可透過熱磷酸(phosphoricacid，h3po4)移除氮化硅層21。

如圖7所示，形成多個金屬層22于多個空間32中以及氧化層42上。在此實施例中，金屬層22可包括鎢(w)。接著，移除(刻蝕)部分金屬層22，以裸露被刻蝕的部分預疊層結(jié)構10中的氧化層41的側(cè)表面411。也就是說，如圖8所示，被刻蝕的部分預疊層結(jié)構10中的氮化硅層21可被多個金屬層22取代，以形成多個第一疊層結(jié)構11，而未被刻蝕的其他部分預疊層結(jié)構10可形成兩個第二疊層結(jié)構12。

如圖9所示，形成一第二電荷捕捉層62于貫孔31內(nèi)以及氧化層42上，且形成一第二通道層82于第二電荷捕捉層62上。接著，形成一氧化層43于第二通道層82上。在此，氧化層43可如圖9所示填滿貫孔31。

類似地，第二電荷捕捉層62可為一氧氮氧(ono)結(jié)構、一氧氮氧 氮氧(onono)結(jié)構或一氧氮氧氮氧氮氧(ononono)結(jié)構，而第二通道層82可包括多晶硅。但本發(fā)明并未限定于此。

如圖10所示，可移除部分氧化層43、部分第二電荷捕捉層62、部分第二通道層82及部分氧化層42，使第一通道層81的頂表面810裸露。在某些實施例中，可通過化學機械平坦化(chemical-mechanicalplanarization，cmp)工藝或干法刻蝕(dryething)工藝移除部分氧化層43、部分第二電荷捕捉層62、部分第二通道層82及部分氧化層42。

在本實施例中，剩余的氧化層的頂表面可能低于第一通道層81的頂表面810。但本發(fā)明并未限定于此。

接著，形成多個導電插塞83于第一疊層結(jié)構11上，即可形成如圖1b所示的半導體結(jié)構100。在此，導電插塞83電性連接于第一通道層81與第二通道層82。

在一實施例中，形成導電插塞83的方法可包括以下步驟。首先，沉積一多晶硅層于第一疊層結(jié)構11上。接著，刻蝕多晶硅層以裸露部分第一電荷捕捉層61。

需注意的是，圖10中的第一電荷捕捉層61與第二電荷捕捉層62可視為圖1b中的電荷捕捉層60；圖10中的第一通道層81與第二通道層82可視為圖1b中的通道層80；圖10中剩余的氧化層可視為圖1b中的絕緣層44。

也就是說，絕緣層44可形成于第一疊層結(jié)構11之間，而位于導電插塞83之間的部分絕緣層44可被裸露。

根據(jù)本發(fā)明實施例，透過半導體結(jié)構制造過程中的柵極取代步驟形成金屬層，可有效降低字線電阻，因此，編程邏輯陣列(pla)襯墊只需要形成于半導體結(jié)構100的整個區(qū)塊的右側(cè)與左側(cè)，可節(jié)省單柵極垂直通道(sgvc)裝置結(jié)構的字線金屬布線(metalrouting)。

綜上所述，雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視隨附的權利要求范圍所界定的為準。