本發(fā)明涉及一種具有雙阱的金屬氧化物半導(dǎo)體(metaloxidesemiconductor,mos)元件及其制造方法，特別是指一種可降低導(dǎo)通電阻并提高崩潰防護(hù)電壓的mos元件及其制造方法。

背景技術(shù)：

圖1顯示一種典型的金屬氧化物半導(dǎo)體(metaloxidesemiconductor,mos)元件100的剖視示意圖。如圖1所示，mos元件100包含：p型基板101、外延層102、p型阱103a、絕緣區(qū)104、n型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)105a及105b、n型源極106a、n型漏極107a、p型本體區(qū)108a、與柵極111a。其中，絕緣區(qū)104為區(qū)域氧化(localoxidationofsilicon,locos)結(jié)構(gòu)，以定義nmos元件區(qū)104a，作為mos元件100操作時(shí)主要的作用區(qū)。nmos元件區(qū)104a的范圍由圖1中，黑實(shí)線區(qū)域標(biāo)注箭號(hào)所示的區(qū)域。mos元件100是nmos元件，其n型源極106a與其同側(cè)的nldd區(qū)105a連接，另外，n型漏極107a與其同側(cè)的nldd區(qū)105b連接，前述兩個(gè)連接的區(qū)域，完全由p型阱103a隔開(kāi)。相對(duì)地，典型的pmos元件，也就是將nldd區(qū)105a及105b、n型源極106a、與n型漏極107a的導(dǎo)電型改為p型，而p型阱103a與p型本體區(qū)108a的導(dǎo)電型改為n型。但由于微縮mos元件尺寸是本領(lǐng)域技術(shù)進(jìn)展的趨勢(shì)，現(xiàn)有的mos元件在信道縮短的趨勢(shì)中，會(huì)產(chǎn)生包含漏極引起的位能下降(drain-inducedbarrierlowering，dibl)與熱載流子效應(yīng)(hotcarriereffect，hce)的短通道效應(yīng)(shortchanneleffect，sce)，此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。

圖8顯示一種典型的互補(bǔ)式金屬氧化物半導(dǎo)體(complementarymetaloxidesemiconductor,cmos)元件600的剖視示意圖。如圖8所示，cmos元件600包含：p型半導(dǎo)體基板101、外延層102、p型阱103a、n型阱103b、絕緣區(qū)104、n型輕摻雜擴(kuò)散(n-typelightlydopeddiffusion,nldd)區(qū)105a與105b、p型輕摻雜擴(kuò)散(p-typelightlydopeddiffusion,pldd)區(qū)105c與105d、n型源極106a、p型源極106b、n型漏極107a、p型漏極107b、p型本體區(qū)108a、n型本體區(qū)108b、柵極111a、與柵極111b。其中，絕緣區(qū)104為區(qū)域氧化(localoxidationofsilicon,locos)結(jié)構(gòu)，以定義nmos元件區(qū)104a與pmos元件區(qū)104b，作為cmos元件100操作時(shí)主要的操作區(qū)。nmos元件區(qū)104a與pmos元件區(qū)104b的范圍由圖1中，粗黑箭頭所示意。cmos元件600包括nmos元件區(qū)104a與pmos元件區(qū)104b。在nmos元件區(qū)104a中，其n型源極106a與其相對(duì)于柵極111a同側(cè)的nldd區(qū)105a連接，另外，n型漏極107a與其相對(duì)于柵極111a同側(cè)的nldd區(qū)105b連接，前述兩個(gè)連接的區(qū)域，完全由p型阱103a隔開(kāi)。相對(duì)地，在pmos元件區(qū)104b中，其p型源極106b與其相對(duì)于柵極111b同側(cè)的pldd區(qū)105c連接，另外，p型漏極107b與其相對(duì)于柵極111b同側(cè)的pldd區(qū)105d連接，前述兩個(gè)連接的區(qū)域，完全由n型阱103b隔開(kāi)。由于微縮cmos元件尺寸是本領(lǐng)域技術(shù)進(jìn)展的趨勢(shì)，現(xiàn)有的cmos元件在信道縮短的趨勢(shì)中，會(huì)產(chǎn)生包含漏極引起的位能下降(drain-inducedbarrierlowering，dibl)與熱載流子效應(yīng)(hotcarriereffect，hce)的短通道效應(yīng)(shortchanneleffect，sce)，此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。

一般而言，以柵極操作電壓為5v的mos元件為例，當(dāng)柵極長(zhǎng)度所示意的通道長(zhǎng)度低于0.6微米(μm)時(shí)，會(huì)開(kāi)始出現(xiàn)sce，若要避免sce，則柵極長(zhǎng)度不能繼續(xù)縮短，當(dāng)然目前有許多其他的方式解決此sce，但是，若需要保持操作電壓在5v左右，例如與其他功率元件整合于一電路中，或是以并聯(lián)多個(gè)mos元件來(lái)作為功率元件時(shí)，則需要解決既需要柵極操作電壓維持在例如5v左右，又避免sce，而使得mos元件可以繼續(xù)微縮的問(wèn)題。

有鑒于此，本發(fā)明即針對(duì)上述現(xiàn)有技術(shù)的改善，提出一種具有雙阱的mos元件及其制造方法，其可降低導(dǎo)通電阻并提高崩潰防護(hù)電壓。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足與缺陷，提出一種具有雙阱的mos元件及其制造方法，其可降低導(dǎo)通電阻并提高崩潰防護(hù)電壓。

為達(dá)上述目的，就其中一觀點(diǎn)言，本發(fā)明提供了一種具有雙阱的金屬氧化物半導(dǎo)體(metaloxidesemiconductor,mos)元件，包含：一半導(dǎo)體基板，于一縱向上，具有相對(duì)的一上表面與一下表面；一外延層，形成于該基板上，于該縱向上，具有相對(duì)該上表面的一外延層表面，且該外延層堆疊并連接于該上表面上；一第一導(dǎo)電型阱，形成于該外延層中，且于該縱向上，位于該外延層表面下方；一第一導(dǎo)電型本體區(qū)，形成于該外延層中的該第一導(dǎo)電型阱上，且于該縱向上，堆疊并連接于該第一導(dǎo)電型阱與該外延層表面之間；一第二導(dǎo)電型阱，形成于該外延層中，且于該縱向上，位于該外延層表面下方，且于一橫向上鄰接于該第一導(dǎo)電型阱，且該第二導(dǎo)電型阱與該第一導(dǎo)電型阱形成一pn接面；一柵極，形成于該外延層表面上，于該縱向上，該柵極堆疊并連接于該外延層表面上；一第一導(dǎo)電型輕摻雜擴(kuò)散區(qū)，以自我對(duì)準(zhǔn)工藝步驟，形成于該第一導(dǎo)電型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一導(dǎo)電型阱與該外延層表面之間；一第二導(dǎo)電型輕摻雜擴(kuò)散區(qū)，以自我對(duì)準(zhǔn)工藝步驟，形成于該第二導(dǎo)電型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二導(dǎo)電型阱與該外延層表面之間；一第二導(dǎo)電型源極，形成于該第一導(dǎo)電型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一導(dǎo)電型阱與該外延層表面之間，且于該橫向上，連接于該第一導(dǎo)電型本體區(qū)與該第一導(dǎo)電型輕摻雜擴(kuò)散區(qū)之間；以及一第二導(dǎo)電型漏極，形成于該第二導(dǎo)電型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二導(dǎo)電型阱與該外延層表面之間，且于該橫向上，與該第二導(dǎo)電型輕摻雜擴(kuò)散區(qū)連接；其中，該pn接面位于該第一導(dǎo)電型輕摻雜擴(kuò)散區(qū)與該第二導(dǎo)電型輕摻雜擴(kuò)散區(qū)之間。

為達(dá)上述目的，就另一觀點(diǎn)言，本發(fā)明提供了一種具有雙阱的金屬氧化物半導(dǎo)體(metaloxidesemiconductor,mos)元件制造方法，包含：提供一半導(dǎo)體基板，其于一縱向上，具有相對(duì)的一上表面與一下表面；形成一外延層于該半導(dǎo)體基板上，且于該縱向上，具有相對(duì)該上表面的一外延層表面，且該外延層堆疊并連接于該上表面上；形成一第一導(dǎo)電型阱于該外延層中，且于該縱向上，位于該外延層表面下方；形成一第一導(dǎo)電型本體區(qū)于該外延層中的該第一導(dǎo)電型阱上，且于該縱向上，堆疊并連接于該第一導(dǎo)電型阱與該外延層表面之間；形成一第二導(dǎo)電型阱于該外延層中，且于該縱向上，該第二導(dǎo)電型阱位于該外延層表面下方，且于一橫向上鄰接于該第一導(dǎo)電型阱，且該第二導(dǎo)電型阱與該第一導(dǎo)電型阱形成一pn接面；形成一柵極于該外延層表面上，于該縱向上，該柵極堆疊并連接于該外延層表面上；以自我對(duì)準(zhǔn)工藝步驟，形成一第一導(dǎo)電型輕摻雜擴(kuò)散區(qū)于該第一導(dǎo)電型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一導(dǎo)電型阱與該外延層表面之間；以自我對(duì)準(zhǔn)工藝步驟，形成一第二導(dǎo)電型輕摻雜擴(kuò)散區(qū)于該第二導(dǎo)電型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二導(dǎo)電型阱與該外延層表面之間；形成一第二導(dǎo)電型源極于該第一導(dǎo)電型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一導(dǎo)電型阱與該外延層表面之間，且于該橫向上，連接于該第一導(dǎo)電型本體區(qū)與該第一導(dǎo)電型輕摻雜擴(kuò)散區(qū)之間；以及形成一第二導(dǎo)電型漏極于該第二導(dǎo)電型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二導(dǎo)電型阱與該外延層表面之間，且于該橫向上，與該第二導(dǎo)電型輕摻雜擴(kuò)散區(qū)連接；其中，該pn接面位于該第一導(dǎo)電型輕摻雜擴(kuò)散區(qū)與該第二導(dǎo)電型輕摻雜擴(kuò)散區(qū)之間。

在其中一種較佳的實(shí)施型態(tài)中，該金屬氧化物半導(dǎo)體元件還包含一絕緣區(qū)，形成于該外延層上，以定義一mos元件區(qū)，且該第一導(dǎo)電型本體區(qū)、該柵極、該第一導(dǎo)電型輕摻雜擴(kuò)散區(qū)、該第二導(dǎo)電型輕摻雜擴(kuò)散區(qū)、該第二導(dǎo)電型源極、與該第二導(dǎo)電型漏極位于該mos元件區(qū)中。

在其中一種較佳的實(shí)施型態(tài)中，該絕緣區(qū)為區(qū)域氧化(localoxidationofsilicon,locos)結(jié)構(gòu)或淺溝槽絕緣(shallowtrenchisolation,sti)結(jié)構(gòu)。

在其中一種較佳的實(shí)施型態(tài)中該第一導(dǎo)電型輕摻雜擴(kuò)散區(qū)的雜質(zhì)摻雜濃度高于該第一導(dǎo)電型阱的雜質(zhì)摻雜濃度，且該第二導(dǎo)電型輕摻雜擴(kuò)散區(qū)的雜質(zhì)摻雜濃度高于該第二導(dǎo)電型阱的雜質(zhì)摻雜濃度。

在其中一種較佳的實(shí)施型態(tài)中，該金屬氧化物半導(dǎo)體元件還包含一第二導(dǎo)電型埋層，形成于該基板與該外延層中，并于該縱向上，連接于該第一導(dǎo)電型阱下方。

為達(dá)上述目的，就另一觀點(diǎn)言，本發(fā)明提供了一種具有雙阱的互補(bǔ)式金屬氧化物半導(dǎo)體(complementarymetaloxidesemiconductor,cmos)元件，包含：一半導(dǎo)體基板，于一縱向上，具有相對(duì)的一上表面與一下表面；一外延層，形成于該半導(dǎo)體基板上，于該縱向上，具有相對(duì)該上表面的一外延層表面，且該外延層堆疊并連接于該上表面上；一絕緣區(qū)，形成于該外延層上，用以將該外延層區(qū)分為一nmos元件區(qū)與一pmos元件區(qū)；一第一p型阱，形成于該外延層中的該nmos元件區(qū)，且于該縱向上，位于該外延層表面下方；一p型本體區(qū)，形成于該外延層中的該第一p型阱上，且于該縱向上，堆疊并連接于該第一p型阱與該外延層表面之間；一第一n型阱，形成于該外延層中的該nmos元件區(qū)，且于該縱向上，位于該外延層表面下方，且于一橫向上鄰接于該第一p型阱，且該第一n型阱與該第一p型阱形成一第一pn接面；一第一柵極，形成于該外延層表面上的該nmos元件區(qū)，于該縱向上，該第一柵極堆疊并連接于該外延層表面上；一第一p型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)，以自我對(duì)準(zhǔn)工藝步驟，形成于該第一p型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一p型阱與該外延層表面之間；一第一n型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)，以自我對(duì)準(zhǔn)工藝步驟，形成于該第一n型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一n型阱與該外延層表面之間；一n型源極，形成于該第一p型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一p型阱與該外延層表面之間，且于該橫向上，連接于該p型本體區(qū)與該第一p型輕摻雜擴(kuò)散區(qū)之間；一n型漏極，形成于該第一n型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一n型阱與該外延層表面之間，且于該橫向上，與該第一n型輕摻雜擴(kuò)散區(qū)連接；一第二n型阱，形成于該外延層中的該pmos元件區(qū)，且于該縱向上，位于該外延層表面下方；一n型本體區(qū)，形成于該外延層中的該第二n型阱上，且于該縱向上，堆疊并連接于該第二n型阱與該外延層表面之間；一第二p型阱，形成于該外延層中的該pmos元件區(qū)，且于該縱向上，位于該外延層表面下方，且于該橫向上鄰接于該第二n型阱，且該第二n型阱與該第二p型阱形成一第二pn接面；一第二柵極，形成于該外延層表面上的該pmos元件區(qū)，于該縱向上，該第二柵極堆疊并連接于該外延層表面上；一第二n型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)，以自我對(duì)準(zhǔn)工藝步驟，形成于該第二n型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二n型阱與該外延層表面之間；一第二p型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)，以自我對(duì)準(zhǔn)工藝步驟，形成于該第二p型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二p型阱與該外延層表面之間；一p型源極，形成于該第二n型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二n型阱與該外延層表面之間，且于該橫向上，連接于該n型本體區(qū)與該第二n型輕摻雜擴(kuò)散區(qū)之間；一p型漏極，形成于該第二p型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二p型阱與該外延層表面之間，且于該橫向上，與該第二p型輕摻雜擴(kuò)散區(qū)連接；以及一分隔區(qū)，連接于該nmos元件區(qū)與該pmos元件區(qū)之間，且其深度，自該外延層表面開(kāi)始的縱向向下計(jì)算，不低于該第一p型阱、該第一n型阱、該第二n型阱、與該第二p型阱的任一區(qū)域的深度；其中，該第一pn接面位于該第一p型輕摻雜擴(kuò)散區(qū)與該第一n型輕摻雜擴(kuò)散區(qū)之間；其中，該第二pn接面位于該第二p型輕摻雜擴(kuò)散區(qū)與該第二n型輕摻雜擴(kuò)散區(qū)之間。

為達(dá)上述目的，就另一觀點(diǎn)言，本發(fā)明提供了一種具有雙阱的互補(bǔ)式金屬氧化物半導(dǎo)體(metaloxidesemiconductor,mos)元件制造方法，包含：提供一半導(dǎo)體基板，其于一縱向上，具有相對(duì)的一上表面與一下表面；形成一外延層于該半導(dǎo)體基板上，且于該縱向上，具有相對(duì)該上表面的一外延層表面，且該外延層堆疊并連接于該上表面上；形成一絕緣區(qū)于該外延層上，用以將該外延層區(qū)分為一nmos元件區(qū)與一pmos元件區(qū)；形成一第一p型阱于該外延層中的該nmos元件區(qū)，且于該縱向上，位于該外延層表面下方；形成一p型本體區(qū)于該外延層中的該第一p型阱上，且于該縱向上，堆疊并連接于該第一p型阱與該外延層表面之間；形成一第一n型阱于該外延層中的該nmos元件區(qū)，且于該縱向上，位于該外延層表面下方，且于一橫向上鄰接于該第一p型阱，且該第一n型阱與該第一p型阱形成一第一pn接面；形成一第一柵極于該外延層表面上的該nmos元件區(qū)，于該縱向上，該第一柵極堆疊并連接于該外延層表面上；以自我對(duì)準(zhǔn)工藝步驟，形成一第一p型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)于該第一p型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一p型阱與該外延層表面之間；以自我對(duì)準(zhǔn)工藝步驟，形成一第一n型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)于該第一n型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一n型阱與該外延層表面之間；形成一n型源極于該第一p型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一p型阱與該外延層表面之間，且于該橫向上，連接于該p型本體區(qū)與該第一p型輕摻雜擴(kuò)散區(qū)之間；形成一n型漏極于該第一n型阱上的該外延層中，且于該縱向上，堆疊并連接于該第一n型阱與該外延層表面之間，且于該橫向上，與該第一n型輕摻雜擴(kuò)散區(qū)連接；形成一第二n型阱于該外延層中的該pmos元件區(qū)，且于該縱向上，位于該外延層表面下方；形成一n型本體區(qū)于該外延層中的該第二n型阱上，且于該縱向上，堆疊并連接于該第二n型阱與該外延層表面之間；形成一第二p型阱于該外延層中的該pmos元件區(qū)，且于該縱向上，位于該外延層表面下方，且于該橫向上鄰接于該第二n型阱，且該第二n型阱與該第二p型阱形成一第二pn接面；形成一第二柵極于該外延層表面上的該pmos元件區(qū)，于該縱向上，該第二柵極堆疊并連接于該外延層表面上；以自我對(duì)準(zhǔn)工藝步驟，形成一第二n型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)于該第二n型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二n型阱與該外延層表面之間；以自我對(duì)準(zhǔn)工藝步驟，形成一第二p型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)于該第二p型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二p型阱與該外延層表面之間；形成一p型源極于該第二n型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二n型阱與該外延層表面之間，且于該橫向上，連接于該n型本體區(qū)與該第二n型輕摻雜擴(kuò)散區(qū)之間；形成一p型漏極，于該第二p型阱上的該外延層中，且于該縱向上，堆疊并連接于該第二p型阱與該外延層表面之間，且于該橫向上，與該第二p型輕摻雜擴(kuò)散區(qū)連接；以及形成一分隔區(qū)，連接于該nmos元件區(qū)與該pmos元件區(qū)之間，且其深度，自該外延層表面開(kāi)始的縱向向下計(jì)算，不低于該第一p型阱、該第一n型阱、該第二n型阱、與該第二p型阱的任一區(qū)域的深度；其中，該第一pn接面位于該第一p型輕摻雜擴(kuò)散區(qū)與該第一n型輕摻雜擴(kuò)散區(qū)之間；其中，該第二pn接面位于該第二p型輕摻雜擴(kuò)散區(qū)與該第二n型輕摻雜擴(kuò)散區(qū)之間。

在其中一種較佳的實(shí)施型態(tài)中，該絕緣區(qū)為區(qū)域氧化(localoxidationofsilicon,locos)結(jié)構(gòu)或淺溝槽絕緣(shallowtrenchisolation,sti)結(jié)構(gòu)。

在其中一種較佳的實(shí)施型態(tài)中，該第一p型輕摻雜擴(kuò)散區(qū)的雜質(zhì)摻雜濃度高于該第一p型阱的雜質(zhì)摻雜濃度，且該第一n型輕摻雜擴(kuò)散區(qū)的雜質(zhì)摻雜濃度高于該第一n型阱的雜質(zhì)摻雜濃度。

在其中一種較佳的實(shí)施型態(tài)中，該第二p型輕摻雜擴(kuò)散區(qū)的雜質(zhì)摻雜濃度高于該第二p型阱的雜質(zhì)摻雜濃度，且該第二n型輕摻雜擴(kuò)散區(qū)的雜質(zhì)摻雜濃度高于該第二n型阱的雜質(zhì)摻雜濃度。

在其中一種較佳的實(shí)施型態(tài)中，該具有雙阱的互補(bǔ)式金屬氧化物半導(dǎo)體元件，還包含一n型埋層，形成于該基板與該外延層中，且位于其接面，并于該縱向上，連接于該第二p型阱下方。

在其中一種較佳的實(shí)施型態(tài)中，該分隔區(qū)包括一深溝槽絕緣(deeptrenchisolation,dti)結(jié)構(gòu)。

在其中一種較佳的實(shí)施型態(tài)中，該分隔區(qū)包括：一p型分隔區(qū)，形成于該外延層中的該nmos元件區(qū)，且于該縱向上，位于該外延層表面下方，且于該橫向上鄰接于該第一n型阱；以及一n型分隔區(qū)，形成于該外延層中的該pmos元件區(qū)，且于該縱向上，位于該外延層表面下方，且于該橫向上鄰接于該第二p型阱。

以下通過(guò)具體實(shí)施例詳加說(shuō)明，當(dāng)更容易了解本發(fā)明的目的、技術(shù)內(nèi)容、特點(diǎn)及其所達(dá)成的功效。

附圖說(shuō)明

圖1顯示一種現(xiàn)有mos元件100；

圖2顯示本發(fā)明的第一個(gè)實(shí)施例；

圖3a-3h顯示本發(fā)明的第二個(gè)實(shí)施例；

圖4顯示本發(fā)明的第三個(gè)實(shí)施例；

圖5顯示本發(fā)明的第四個(gè)實(shí)施例；

圖6顯示本發(fā)明的第五個(gè)實(shí)施例；

圖7a-7c顯示現(xiàn)有技術(shù)mos元件與根據(jù)本發(fā)明的mos元件的元件特性的特征曲線比較圖；

圖8顯示一種現(xiàn)有cmos元件600；

圖9顯示本發(fā)明的第六個(gè)實(shí)施例；

圖10a-10i顯示本發(fā)明的第七個(gè)實(shí)施例；

圖11顯示本發(fā)明的第八個(gè)實(shí)施例；

圖12顯示本發(fā)明的第九個(gè)實(shí)施例；

圖13顯示本發(fā)明的第十個(gè)實(shí)施例。

圖中符號(hào)說(shuō)明

100,200,300,400,500mos元件

101,201半導(dǎo)體基板

201a上表面

201b下表面

102,202外延層

202a外延層表面

103a,203a,203dp型阱

103b,203b,203cn型阱

104,204絕緣區(qū)

104a,204anmos元件區(qū)

104b,204bpmos元件區(qū)

105c,105d,205a,205dpldd區(qū)

105a,105b,205b,205cnldd區(qū)

106a,206an型源極

106b,206bp型源極

107a,207an型漏極

107b,207bp型漏極

108a,208ap型本體區(qū)

108b,208bn型本體區(qū)

111a,111b,211a,211b柵極

209,213n型埋層

212a,212bpn接面

213’n型埋層離子植入?yún)^(qū)

214分隔區(qū)

214ap型分隔區(qū)

214bn型分隔區(qū)

400,500,600,700,800,900,1000cmos元件

di,di’柵極介電層

sp,sp’柵極間隔層

st,st’柵極堆疊層

具體實(shí)施方式

本發(fā)明中的圖式均屬示意，主要意在表示工藝步驟以及各層之間的上下次序關(guān)系，至于形狀、厚度與寬度則并未依照比例繪制。

圖2顯示本發(fā)明的第一個(gè)實(shí)施例，顯示根據(jù)本發(fā)明的具有雙阱的金屬氧化物半導(dǎo)體(metaloxidesemiconductor,mos)元件200的剖視示意圖。如圖2所示，mos元件200，包含：半導(dǎo)體基板201、外延層202、p型阱203a、n型阱203c、絕緣區(qū)204、p型輕摻雜擴(kuò)散(p-typelightlydopeddiffusion,pldd)區(qū)205a、n型輕摻雜擴(kuò)散(n-typelightlydopeddiffusion,nldd)區(qū)205b、n型源極206a、n型漏極207a、p型本體區(qū)208a、以及與門(mén)極211a。

其中，半導(dǎo)體基板201于縱向上(如圖中粗黑虛線箭號(hào)所示的方向)，具有相對(duì)的上表面201a與下表面201b。外延層202形成于半導(dǎo)體基板201上，且于縱向上，堆疊并連接于上表面201a上，具有相對(duì)上表面201a的外延層表面202a。p型阱203a形成于外延層202中，且于縱向上，位于外延層表面202a下方。

p型本體區(qū)208a形成于外延層202中的p型阱203a上，且于縱向上，堆疊并連接于p型阱203a與外延層表面202a之間。n型阱203c形成于外延層202中，且于縱向上，位于外延層表面202a下方，且于橫向上(如圖中粗黑實(shí)線箭號(hào)所示的方向)鄰接于p型阱203a，且n型阱203c與p型阱203a鄰接而形成pn接面212a。柵極211a形成于外延層表面202a上，于縱向上，柵極211a堆疊并連接于外延層表面202a上。其中，柵極211a包含介電層di、堆疊層st、與間隔層sp。介電層di形成于外延層表面202a上，并與外延層表面202a連接。堆疊層st形成于介電層di上，包含導(dǎo)電材質(zhì)，用以作為柵極211a的電性接點(diǎn)，亦可作為形成pldd區(qū)205a、nldd區(qū)205b時(shí)的自我對(duì)準(zhǔn)屏蔽。間隔層sp形成于堆疊層st的側(cè)壁外的外延層表面202a上，包覆堆疊層st的側(cè)壁，包含絕緣材料，亦可作為形成n型源極206a與n型漏極207a時(shí)的自我對(duì)準(zhǔn)屏蔽。

pldd區(qū)205a，以自我對(duì)準(zhǔn)工藝步驟，形成于p型阱203a上的外延層202中，且于縱向上，堆疊并連接于p型阱203a與外延層表面202a之間。nldd區(qū)205b，以自我對(duì)準(zhǔn)工藝步驟，形成于n型阱203c上的外延層202中，且于縱向上，堆疊并連接于n型阱203c與外延層表面202a之間。n型源極206a形成于p型阱203a上的外延層202中，且于縱向上，堆疊并連接于p型阱203a與外延層表面202a之間，且于橫向上，連接于p型本體區(qū)208a與pldd區(qū)205a之間。n型漏極207a形成于n型阱203c上的外延層202中，且于縱向上，堆疊并連接于n型阱203c與外延層表面202a之間，且于橫向上，與nldd區(qū)205b連接。其中，pn接面212a位于pldd區(qū)205a與nldd區(qū)205b之間，且pn接面212a在mos元件200的操作區(qū)204a范圍內(nèi)，完全隔開(kāi)pldd區(qū)205a與nldd區(qū)205b。

其中，絕緣區(qū)204例如形成于外延層202上，以定義操作區(qū)204a，且p型本體區(qū)208a、柵極211a、pldd區(qū)205a、nldd區(qū)205b、n型源極206a、與n型漏極207a位于操作區(qū)204a中。此外，須說(shuō)明的是，一種較佳的實(shí)施方式中，pldd區(qū)205a除了與n型源極206a及介電層di鄰接之外，只與p型阱203a鄰接；而nldd區(qū)205b除了與n型漏極207a及介電層di鄰接之外，只與n型阱203c鄰接。

一種較佳的實(shí)施方式，舉例而言，其中pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度，且nldd區(qū)205b的雜質(zhì)摻雜濃度高于n型阱203c的雜質(zhì)摻雜濃度。舉例而言，pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度2到10倍，且nldd區(qū)205b的雜質(zhì)摻雜濃度高于n型阱203c的雜質(zhì)摻雜濃度2到10倍。其中，摻雜濃度指的是，例如在離子植入工藝步驟中，所執(zhí)行的平面摻雜濃度，一般而言，此平面摻雜濃度，數(shù)值會(huì)高于在作為退火功能的(anneal)熱工藝步驟之后的立體摻雜濃度，此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。如此的安排，可以緩和sce中的hce。

圖3a-3h顯示本發(fā)明的第二個(gè)實(shí)施例。圖3a-3h顯示根據(jù)本發(fā)明的具有雙阱的金屬氧化物半導(dǎo)體元件200制造方法的剖視示意圖。首先，如圖3a所示，提供半導(dǎo)體基板201，其中，半導(dǎo)體基板201例如但不限于為p型硅基板，當(dāng)然亦可以為其他半導(dǎo)體基板。半導(dǎo)體基板201于縱向上(如圖中粗黑虛線箭號(hào)所示的方向)，具有相對(duì)的上表面201a與下表面201b。接著如圖3b所示，形成外延層202于半導(dǎo)體基板201上，且于縱向上，具有相對(duì)上表面201a的外延層表面202a，外延層202堆疊并連接于上表面201a上。

接下來(lái)，請(qǐng)繼續(xù)參閱圖3b。如圖3b所示，形成p型阱203a于外延層202中，且于縱向上，堆疊并連接于半導(dǎo)體基板201的上表面201a上。接著，形成n型阱203c于外延層202中，且于縱向上，n型阱203c位于外延層表面202a下方，且于橫向上鄰接于p型阱203a。n型阱203c與p型阱203a形成pn接面212a。其中，pn接面212a位于在后續(xù)工藝步驟中所形成的pldd區(qū)205a與nldd區(qū)205b之間。形成p型阱203a與n型阱203c的方法，例如但不限于以光刻工藝、離子植入工藝、與熱工藝形成(未示出)，此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。

接下來(lái)，如圖3c所示，形成絕緣區(qū)204于外延層202上，以定義操作區(qū)204a，且在后續(xù)工藝中所形成的p型本體區(qū)208a、柵極211a、pldd區(qū)205a、nldd區(qū)205b、n型源極206a、與n型漏極207a皆位于操作區(qū)204a中。其中，絕緣區(qū)204為如圖所示的區(qū)域氧化(localoxidationofsilicon,locos)結(jié)構(gòu)或淺溝槽絕緣(shallowtrenchisolation,sti)結(jié)構(gòu)。接下來(lái)，如圖3d所示，形成介電層di與堆疊層st于外延層表面202a上，且于縱向上，介電層di堆疊并連接于外延層表面202a上，而堆疊層st堆疊并連接于介電層di上。

接下來(lái)，如圖3e所示，以介電層di與堆疊層st以及光阻層205a’作為屏蔽，以定義pldd區(qū)205a的離子植入?yún)^(qū)，并以離子植入工藝步驟，將p型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)以形成pldd區(qū)205a的離子植入?yún)^(qū)。接下來(lái)，如圖3f所示，以介電層di、堆疊層st以及光阻層205b’作為屏蔽，以定義nldd區(qū)205b的離子植入?yún)^(qū)，并以離子植入工藝步驟，將n型雜質(zhì)，以加速離子的形式(如圖中較細(xì)虛線箭頭所示意)，植入定義的區(qū)域內(nèi)以形成nldd區(qū)205b的離子植入?yún)^(qū)。

接下來(lái)，如圖3g所示，形成n型源極206a于p型阱203a上的外延層202中，且于該縱向上，堆疊并連接于p型阱203a與外延層表面202a之間，且于橫向上，連接于p型本體區(qū)208a與pldd區(qū)205a之間。須說(shuō)明的是，在形成n型源極206a的離子植入工藝步驟中，如圖3g所示，以間隔層sp、堆疊層st以及光阻層206a’作為屏蔽，以定義n型源極206a的離子植入?yún)^(qū)，并以離子植入工藝步驟，將n型雜質(zhì)，以加速離子的形式(如圖中較細(xì)虛線箭頭所示意)，植入定義的區(qū)域內(nèi)以形成n型源極206a的離子植入?yún)^(qū)。須說(shuō)明的是，形成n型源極206a的離子植入工藝步驟，例如以控制加速離子行進(jìn)方向，相對(duì)于外延層表面202a具有一傾斜角度，以將部分n型雜質(zhì)植入間隔層sp下方的外延層202中，以避免通道不導(dǎo)通的現(xiàn)象。

接下來(lái)，如圖3h所示，形成p型本體區(qū)208a于外延層202中的p型阱203a上，且于縱向上，堆疊并連接于p型阱203a與外延層表面202a之間；形成n型漏極207a于n型阱203c上的外延層202中，且于縱向上，堆疊并連接于n型阱203c與外延層表面202a之間，且于橫向上，與nldd區(qū)205b連接；其中，pn接面212a位于pldd區(qū)205a與nldd區(qū)205b之間。當(dāng)然，形成n型漏極207a的離子植入工藝步驟，可以與形成n型源極206a的離子植入工藝步驟整合為同一個(gè)工藝步驟，將于后詳述。

一種較佳的實(shí)施方式，舉例而言，其中pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度，且nldd區(qū)205b的雜質(zhì)摻雜濃度高于n型阱203c的雜質(zhì)摻雜濃度。舉例而言，pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度2到10倍，且nldd區(qū)205b的雜質(zhì)摻雜濃度高于n型阱203c的雜質(zhì)摻雜濃度2到10倍。其中，摻雜濃度指的是，例如在離子植入工藝步驟中，所執(zhí)行的平面摻雜濃度，一般而言，此平面摻雜濃度，數(shù)值會(huì)高于在作為退火(anneal)功能的熱工藝步驟之后的立體摻雜濃度，此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。如此的安排，可以緩和sce中的hce。

圖4顯示本發(fā)明的第三個(gè)實(shí)施例。本實(shí)施例顯示根據(jù)本發(fā)明的mos元件300的剖視示意圖。與第一個(gè)實(shí)施利不同之處在于，本實(shí)施例的mos元件300還包含n型埋層209，形成于基板201與外延層202中，且位于其接面，并于該縱向上，連接于p型阱203a下方。其目的在于電性隔開(kāi)p型阱203a與半導(dǎo)體基板201，以避免p型阱203a與半導(dǎo)體基板201電性直接連接，造成電性上的錯(cuò)誤，尤其當(dāng)半導(dǎo)體基板201具有p型導(dǎo)電型時(shí)。

圖5顯示本發(fā)明的第四個(gè)實(shí)施例。本實(shí)施例顯示根據(jù)本發(fā)明的mos元件400的剖視示意圖。本實(shí)施例旨在說(shuō)明根據(jù)本發(fā)明，形成絕緣區(qū)204的方式，并不限于如第一個(gè)實(shí)施例所示。本實(shí)施例與第一個(gè)實(shí)施例不同之處在于，如圖5所示，絕緣區(qū)204為淺溝槽絕緣(shallowtrenchisolation,sti)結(jié)構(gòu)而非如第一個(gè)實(shí)施例中，絕緣區(qū)204為區(qū)域氧化(localoxidationofsilicon,locos)結(jié)構(gòu)。其他的工藝與第一個(gè)實(shí)施例相同，形成如圖5所示的mos元件400。

圖6顯示本發(fā)明的第五個(gè)實(shí)施例。本實(shí)施例顯示根據(jù)本發(fā)明的mos元件500的剖視示意圖。本實(shí)施例旨在說(shuō)明根據(jù)本發(fā)明，形成n型漏極207a的離子植入工藝步驟，可以與形成n型源極206a的離子植入工藝步驟整合為同一個(gè)工藝步驟，這使得n型雜質(zhì)，在形成n型漏極207a時(shí)，也如在n型源極206a相似，其加速離子行進(jìn)方向，以相對(duì)于外延層表面202a具有一傾斜角度，將部分n型雜質(zhì)植入間隔層sp下方的外延層202中，如圖6所示，如此一來(lái)，可節(jié)省另外單獨(dú)形成n型漏極207a的工藝步驟，以降低制造成本。

需說(shuō)明的是，本發(fā)明在許多特征上，與現(xiàn)有技術(shù)不同。以第一個(gè)實(shí)施例說(shuō)明如下：比較圖1所示的現(xiàn)有技術(shù)mos元件100與根據(jù)本發(fā)明的第一個(gè)實(shí)施例mos元件200，根據(jù)本發(fā)明的mos元件200與現(xiàn)有技術(shù)mos元件100不同之處主要有以下三點(diǎn)：

1.根據(jù)本發(fā)明的mos元件200具有不同導(dǎo)電型的雙阱，其中，p型阱203a在n型源極206a相對(duì)于pn接面212a同側(cè)；而n型阱203c在n型漏極207a相對(duì)于pn接面212a同側(cè)；

2.根據(jù)本發(fā)明的mos元件200具有不同導(dǎo)電型的雙ldd區(qū)，其中，pldd區(qū)205a在p型阱203a相對(duì)于pn接面212a同側(cè)；而nldd區(qū)205b在n型阱203c相對(duì)于pn接面212a同側(cè)；

3.根據(jù)本發(fā)明的mos元件200具有由p型阱203a與n型阱203c形成的pn接面212a，前述”同側(cè)”，即是指在pn接面212a的同一側(cè)。且pn接面212a介于pldd區(qū)205a與nldd區(qū)205b之間。

在現(xiàn)有技術(shù)mos元件100的正常操作中，施加于柵極111a的柵極偏壓，在p型阱103和柵極111a的介電層di的接面處，吸引導(dǎo)電載子而形成通道(如圖1中黑色虛線框線所示意)，柵極偏壓改變，則通道中導(dǎo)電載子的數(shù)量跟著改變，造成通道(channel)附近電場(chǎng)改變，使通道特性發(fā)生變化，導(dǎo)致電流改變。此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。而根據(jù)本發(fā)明的mos元件200，其信道是由p型阱203a與n型源極206a所決定，而非如現(xiàn)有技術(shù)mos元件100的信道是由與n型源極106a同側(cè)的nldd區(qū)105a及與n型漏極107a同側(cè)的nldd區(qū)105b所決定。根據(jù)本發(fā)明的mos元件200的信道如圖2中黑色虛線框線所示意，且元件間距(pitch)，以柵極長(zhǎng)度代表，可以在達(dá)成相同的電性時(shí)相對(duì)較短，也就是通道相對(duì)較短，這使得導(dǎo)通電阻較低，而且由于pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度，也因此成功抑制了sce。此外，在現(xiàn)有技術(shù)mos元件100中，其崩潰發(fā)生于漏極107a端的nldd區(qū)105b與p型阱103a間的接面，由于nldd區(qū)105b的雜質(zhì)摻雜濃度相對(duì)較高，因此其崩潰電壓相對(duì)較低。而根據(jù)本發(fā)明的mos元件200，其崩潰(breakdown)發(fā)生于pn接面212a，由于n型阱203c的雜質(zhì)摻雜濃度相對(duì)較低，因此其崩潰電壓相對(duì)較高，熱載流子(hotcarrier)效應(yīng)也相對(duì)被抑制。

圖7a顯示現(xiàn)有技術(shù)mos元件與根據(jù)本發(fā)明的mos元件的元件特性的特征曲線比較圖，如圖7a所示，橫軸示意mos元件的柵極長(zhǎng)度，左側(cè)縱軸示意mos元件的臨界電壓(thresholdvoltage)，右側(cè)縱軸示意mos元件的崩潰電壓。且粗黑實(shí)線示意根據(jù)本發(fā)明的mos元件的元件特性的特征曲線，而粗黑虛線示意現(xiàn)有技術(shù)mos元件的元件特性的特征曲線。圖7a示意根據(jù)本發(fā)明的mos元件于柵極長(zhǎng)度在縮短的狀況下，也未發(fā)生dibl，其臨界電壓大致維持在相同的位準(zhǔn)，且其崩潰電壓也相對(duì)較高，此為根據(jù)本發(fā)明的mos元件優(yōu)于現(xiàn)有技術(shù)mos元件的特性之一。

圖7b顯示現(xiàn)有技術(shù)n型mos元件與根據(jù)本發(fā)明的n型mos元件的元件特性的特征曲線比較圖，如圖7b所示，橫軸示意n型mos元件的柵極長(zhǎng)度，左側(cè)縱軸示意n型mos元件的臨界電壓，右側(cè)縱軸示意n型mos元件的導(dǎo)通電阻。且粗黑實(shí)線示意根據(jù)本發(fā)明的n型mos元件的元件特性的特征曲線，而粗黑虛線示意現(xiàn)有技術(shù)n型mos元件的元件特性的特征曲線。圖7b示意根據(jù)本發(fā)明的n型mos元件于柵極長(zhǎng)度在縮短的狀況下，也未發(fā)生dibl，其臨界電壓大致維持在相同的位準(zhǔn)，而現(xiàn)有技術(shù)n型mos元件，于柵極長(zhǎng)度在縮短的狀況下，發(fā)生了dibl，其臨界電壓的位準(zhǔn)隨柵極長(zhǎng)度縮短而下降，因此，要避免臨界電壓的位準(zhǔn)下降，又要維持相當(dāng)?shù)臇艠O操作電壓(例如5v)，現(xiàn)有技術(shù)n型mos元件其柵極長(zhǎng)度大略不可低于0.6μm，而根據(jù)本發(fā)明的n型mos元件的柵極長(zhǎng)度可以縮短至0.3μm也不會(huì)出現(xiàn)dibl，但為避免降低崩潰電壓，在此例中，以0.4μm較佳；因此，由于根據(jù)本發(fā)明，柵極長(zhǎng)度在避免sce可采用較短的柵極長(zhǎng)度，其導(dǎo)通電阻相對(duì)較低，元件可以縮小，也降低制造成本，此為根據(jù)本發(fā)明的mos元件優(yōu)于現(xiàn)有技術(shù)mos元件的特性之一。

圖7c顯示現(xiàn)有技術(shù)p型mos元件與根據(jù)本發(fā)明的p型mos元件的元件特性的特征曲線比較圖，如圖7c所示，橫軸示意p型mos元件的柵極長(zhǎng)度，左側(cè)縱軸示意p型mos元件的臨界電壓，右側(cè)縱軸示意p型mos元件的導(dǎo)通電阻。且粗黑實(shí)線示意根據(jù)本發(fā)明的p型mos元件的元件特性的特征曲線，而粗黑虛線示意現(xiàn)有技術(shù)p型mos元件的元件特性的特征曲線。圖7c示意根據(jù)本發(fā)明的p型mos元件于柵極長(zhǎng)度在縮短的狀況下，相較于現(xiàn)有技術(shù)p型mos元件的dibl，明顯緩和許多，其臨界電壓的位準(zhǔn)下降的程度相對(duì)緩和，而現(xiàn)有技術(shù)p型mos元件，于柵極長(zhǎng)度在縮短的狀況下，發(fā)生了嚴(yán)重的dibl，其臨界電壓的位準(zhǔn)隨柵極長(zhǎng)度縮短而快速下降，因此，要避免臨界電壓的位準(zhǔn)快速下降，又要維持相當(dāng)?shù)臇艠O操作電壓(例如5v)，現(xiàn)有技術(shù)p型mos元件其柵極長(zhǎng)度大略不可低于0.6μm，而根據(jù)本發(fā)明的p型mos元件的柵極長(zhǎng)度可以縮短至0.3μm也不會(huì)出現(xiàn)dibl，但為避免降低崩潰電壓，在此例中，以0.4μm較佳；因此，由于根據(jù)本發(fā)明，柵極長(zhǎng)度在避免sce可采用較短的柵極長(zhǎng)度，其導(dǎo)通電阻相對(duì)較低，元件可以縮小，也降低制造成本，此為根據(jù)本發(fā)明的mos元件優(yōu)于現(xiàn)有技術(shù)mos元件的特性之一。

圖9顯示本發(fā)明的第六個(gè)實(shí)施例，顯示根據(jù)本發(fā)明的具有雙阱的互補(bǔ)式金屬氧化物半導(dǎo)體(complementarymetaloxidesemiconductor,cmos)元件700的剖視示意圖。如圖9所示，cmos元件700例如包含：半導(dǎo)體基板201、外延層202、p型阱203a與203d、n型阱203b與203c、絕緣區(qū)204、p型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)205a與205d、n型輕摻雜擴(kuò)散(lightlydopeddiffusion,ldd)區(qū)205b與205c、n型源極206a、n型漏極207a、p型源極206b、p型漏極207b、p型本體區(qū)208aa、n型本體區(qū)208b、柵極211a與211b、n型埋層213、以及分隔區(qū)214。

半導(dǎo)體基板201于縱向上(如圖中粗黑虛線箭號(hào)所示的方向)，具有相對(duì)的上表面201a與下表面201b。外延層202形成于半導(dǎo)體基板201上，且于縱向上，堆疊并連接于上表面201a上，具有相對(duì)上表面201a的外延層表面202a。絕緣區(qū)204形成于外延層202上，用以將外延層202區(qū)分為nmos元件區(qū)204a與pmos元件區(qū)204b(如圖中粗黑實(shí)線區(qū)域標(biāo)注箭號(hào)所示的區(qū)域)。

p型阱203a形成于外延層202的nmos元件區(qū)204a中，且于縱向上，位于外延層表面202a下方。p型本體區(qū)208aa形成于外延層202中的p型阱203a上，且于縱向上，堆疊并連接于p型阱203a與外延層表面202a之間。n型阱203c形成于外延層202的nmos元件區(qū)204a中，且于縱向上，位于外延層表面202a下方，且于橫向上(如圖中粗黑實(shí)線箭號(hào)所示的方向)鄰接于p型阱203a，且n型阱203c與p型阱203a鄰接而形成pn接面212a。柵極211a形成于外延層表面202a上的nmos元件區(qū)204a中，于縱向上，柵極211a堆疊并連接于外延層表面202a上。其中，柵極211a包含介電層di、堆疊層st、與間隔層sp。介電層di形成于外延層表面202a上，并與外延層表面202a連接。堆疊層st形成于介電層di上，包含導(dǎo)電材質(zhì)，用以作為柵極211a的電性接點(diǎn)，亦可作為形成pldd區(qū)205a與nldd區(qū)205b時(shí)的自我對(duì)準(zhǔn)屏蔽。間隔層sp形成于堆疊層st的側(cè)壁外的外延層表面202a上，包覆堆疊層st的側(cè)壁，包含絕緣材料，亦可作為形成n型漏極207a與n型源極206a時(shí)的自我對(duì)準(zhǔn)屏蔽。

pldd區(qū)205a，以自我對(duì)準(zhǔn)工藝步驟，形成于p型阱203a上的外延層202中，且于縱向上，堆疊并連接于p型阱203a與外延層表面202a之間。nldd區(qū)205b，以自我對(duì)準(zhǔn)工藝步驟，形成于n型阱203c上的外延層202中，且于縱向上，堆疊并連接于n型阱203c與外延層表面202a之間。n型源極206a形成于p型阱203a上的外延層202中，且于縱向上，堆疊并連接于p型阱203a與外延層表面202a之間，且于橫向上，連接于p型本體區(qū)208aa與pldd區(qū)205a之間。n型漏極207a形成于n型阱203c上的外延層202中，且于縱向上，堆疊并連接于n型阱203c與外延層表面202a之間，且于橫向上，與nldd區(qū)205b連接。其中，pn接面212a位于pldd區(qū)205a與nldd區(qū)205b之間，且pn接面212a在nmos元件區(qū)204a范圍內(nèi)，介于pldd區(qū)205a與nldd區(qū)205b之間。

n型阱203b形成于外延層202的pmos元件區(qū)204b中，且于縱向上，位于外延層表面202a下方。n型本體區(qū)208b形成于外延層202中的n型阱203b上，且于縱向上，堆疊并連接于n型阱203b與外延層表面202a之間。p型阱203d形成于外延層202的pmos元件區(qū)204b中，且于縱向上，位于外延層表面202a下方，且于橫向上(如圖中粗黑實(shí)線箭號(hào)所示的方向)鄰接于n型阱203b，且p型阱203d與n型阱203b鄰接而形成pn接面212b。柵極211b形成于外延層表面202a上的pmos元件區(qū)204b中，于縱向上，柵極211b堆疊并連接于外延層表面202a上。其中，柵極211b包含介電層di’、堆疊層st’、與間隔層sp’。介電層di’形成于外延層表面202a上，并與外延層表面202a連接。堆疊層st’形成于介電層di’上，包含導(dǎo)電材質(zhì)，用以作為柵極211b的電性接點(diǎn)，亦可作為形成nldd區(qū)205c與pldd區(qū)205d時(shí)的自我對(duì)準(zhǔn)屏蔽。間隔層sp’形成于堆疊層st’的側(cè)壁外的外延層表面202a上，包覆堆疊層st’的側(cè)壁，包含絕緣材料，亦可作為形成p型漏極207b與p型源極206b時(shí)的自我對(duì)準(zhǔn)屏蔽。

nldd區(qū)205c，以自我對(duì)準(zhǔn)工藝步驟，形成于n型阱203b上的外延層202中，且于縱向上，堆疊并連接于n型阱203b與外延層表面202a之間。pldd區(qū)205d，以自我對(duì)準(zhǔn)工藝步驟，形成于p型阱203d上的外延層202中，且于縱向上，堆疊并連接于p型阱203d與外延層表面202a之間。p型源極206b形成于n型阱203b上的外延層202中，且于縱向上，堆疊并連接于n型阱203b與外延層表面202a之間，且于橫向上，連接于n型本體區(qū)208b與nldd區(qū)205c之間。n型漏極207b形成于p型阱203d上的外延層202中，且于縱向上，堆疊并連接于p型阱203d與外延層表面202a之間，且于橫向上，與pldd區(qū)205d連接。其中，pn接面212b位于nldd區(qū)205c與pldd區(qū)205d之間，且pn接面212b在pmos元件區(qū)204b范圍內(nèi)，介于nldd區(qū)205c與pldd區(qū)205d之間。

其中，絕緣區(qū)204例如形成于外延層202上，以定義nmos元件區(qū)204a與pmos元件區(qū)204b；且p型本體區(qū)208aa、柵極211a、pldd區(qū)205a、nldd區(qū)205b、n型源極206a、與n型漏極207a位于nmos元件區(qū)204a中；n型本體區(qū)208b、柵極211b、n型輕摻雜擴(kuò)散區(qū)205c、p型輕摻雜擴(kuò)散區(qū)205d、p型源極206b、與p型漏極207b位于pmos元件區(qū)204b中。此外，須說(shuō)明的是，一種較佳的實(shí)施方式中，pldd區(qū)205a除了與n型源極206a及介電層di鄰接之外，只與p型阱203a鄰接；而nldd區(qū)205b除了與n型漏極207a及介電層di鄰接之外，只與n型阱203c鄰接；而n型輕摻雜擴(kuò)散區(qū)205c除了與p型源極206b及介電層di’鄰接之外，只與n型阱203b鄰接；而p型輕摻雜擴(kuò)散區(qū)205d除了與p型漏極207b及介電層di’鄰接之外，只與p型阱203d鄰接。

其中，具有雙阱的cmos元件700，例如但不限于還包含n型埋層213，形成于基板201與外延層202中，且位于基板201與外延層202接面，并于縱向上，連接于p型阱203d下方。n型埋層213大致上皆位于p型阱203d下方，且隔開(kāi)p型阱203d與基板201，用以使p型阱203d與基板201在電性上不直接連接。

其中，分隔區(qū)214連接于nmos元件區(qū)204a與pmos元件區(qū)204b之間，并隔開(kāi)nmos元件區(qū)204a與pmos元件區(qū)204b。且分隔區(qū)214的縱向深度，自外延層表面202a開(kāi)始的縱向向下計(jì)算，不低于p型阱203a、n型阱203c、n型阱203b、與p型阱203d的任一區(qū)域的深度。

一種較佳的實(shí)施方式，舉例而言，其中pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度，且nldd區(qū)205b的雜質(zhì)摻雜濃度高于n型阱203c的雜質(zhì)摻雜濃度。舉例而言，pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度2到10倍，且nldd區(qū)205b的雜質(zhì)摻雜濃度高于n型阱203c的雜質(zhì)摻雜濃度2到10倍。其中，摻雜濃度指的是，例如在離子植入工藝步驟中，所執(zhí)行的平面摻雜濃度，一般而言，此平面摻雜濃度，數(shù)值會(huì)高于在熱工藝步驟之后的立體摻雜濃度，此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。如此的安排，可以緩和sce中的hce。

一種較佳的實(shí)施方式，舉例而言，如圖2所示，其中分隔區(qū)214包括深溝槽絕緣(deeptrenchisolation,dti)結(jié)構(gòu)。

圖10a-10i顯示本發(fā)明的第七個(gè)實(shí)施例。圖10a-10i顯示根據(jù)本發(fā)明的具有雙阱的互補(bǔ)式金屬氧化物半導(dǎo)體元件700制造方法的剖視示意圖。首先，如圖10a所示，提供半導(dǎo)體基板201，其中，半導(dǎo)體基板201例如但不限于為p型硅基板，當(dāng)然亦可以為其他半導(dǎo)體基板。半導(dǎo)體基板201于縱向上(如圖中粗黑虛線箭號(hào)所示的方向)，具有相對(duì)的上表面201a與下表面201b。接著以光刻工藝步驟及離子植入工藝步驟，形成n型埋層離子植入?yún)^(qū)213’。接著如圖10b所示，形成外延層202于半導(dǎo)體基板201上，且于縱向上，具有相對(duì)上表面201a的外延層表面202a，外延層202堆疊并連接于上表面201a上。并以熱工藝步驟，形成n型埋層213于半導(dǎo)體基板201與外延層202中，且位于n型埋層213與半導(dǎo)體基板201的接面。

接下來(lái)，請(qǐng)繼續(xù)參閱圖10b，形成p型阱203a與203d于外延層202中，且于縱向上，堆疊并連接于半導(dǎo)體基板201的上表面201a上。接著，形成n型阱203b與203c于外延層202中，且于縱向上，n阱203b與203c位于外延層表面202a下方，且于橫向上分別鄰接于p型阱203d與203a。n型阱203c與p型阱203a形成pn接面212a；n型阱203b與p型阱203d形成pn接面212b。其中，pn接面212a位于在后續(xù)工藝步驟中所形成的pldd區(qū)205a與nldd區(qū)205b之間；pn接面212b位于在后續(xù)工藝步驟中所形成的p型輕摻雜擴(kuò)散區(qū)205d與n型輕摻雜擴(kuò)散區(qū)205c之間。形成p型阱203a與203d，以及形成n型阱203b與203c的方法，例如但不限于以光刻工藝、離子植入工藝、與熱工藝形成(未示出)，此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。

接下來(lái)，如圖10c所示，形成分隔區(qū)214連接于nmos元件區(qū)204a與pmos元件區(qū)204b之間，并隔開(kāi)nmos元件區(qū)204a與pmos元件區(qū)204b。分隔區(qū)214例如但不限于如圖所示的深溝槽絕緣(deeptrenchisolation,dti)結(jié)構(gòu)，其為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。接著，形成絕緣區(qū)204于外延層202上，以定義nmos元件區(qū)204a與pmos元件區(qū)204b，且在后續(xù)工藝中，所形成的p型本體區(qū)208aa、柵極211a、pldd區(qū)205a、nldd區(qū)205b、n型源極206a、與n型漏極207a位于nmos元件區(qū)204a中；n型本體區(qū)208b、柵極211b、n型輕摻雜擴(kuò)散區(qū)205c、p型輕摻雜擴(kuò)散區(qū)205d、p型源極206b、與p型漏極207b位于pmos元件區(qū)204b中。其中，絕緣區(qū)204為如圖所示的區(qū)域氧化(localoxidationofsilicon,locos)結(jié)構(gòu)或淺溝槽絕緣(shallowtrenchisolation,sti)結(jié)構(gòu)。接下來(lái)，如圖10d所示，形成介電層di及di’，與堆疊層st及st’于外延層表面202a上，且于縱向上，介電層di及di’堆疊并連接于外延層表面202a上，而堆疊層st及st’堆疊并連接于介電層di上。

接下來(lái)，如圖10e所示，例如在相同的光刻工藝步驟中，分別以介電層di及di’與堆疊層st及st’以及光阻層205a’作為屏蔽，以定義pldd區(qū)205a及205d的離子植入?yún)^(qū)，并例如以相同的離子植入工藝步驟，將p型雜質(zhì)，以加速離子的形式(如圖中較細(xì)虛線箭頭所示意)，植入定義的區(qū)域內(nèi)，以形成pldd區(qū)205a及205d的離子植入?yún)^(qū)。接下來(lái)，如圖10f所示，例如在相同的光刻工藝步驟中，分別以介電層di及di’、堆疊層st及st’以及光阻層205b’作為屏蔽，以定義nldd區(qū)205b及205c的離子植入?yún)^(qū)，并以離子植入工藝步驟，將n型雜質(zhì)，以加速離子的形式(如圖中較細(xì)虛線箭頭所示意)，植入定義的區(qū)域內(nèi)，以形成nldd區(qū)205b及205c的離子植入?yún)^(qū)。

接下來(lái)，如圖10g所示，形成n型源極206a于p型阱203a上的外延層202中，且于縱向上，堆疊并連接于p型阱203a與外延層表面202a之間，且于橫向上，連接于后續(xù)工藝步驟所形成的p型本體區(qū)208aa與pldd區(qū)205a之間。須說(shuō)明的是，在形成n型源極206a的離子植入工藝步驟中，如圖10g所示，以間隔層sp、堆疊層st以及光阻層206a’作為屏蔽，以定義n型源極206a的離子植入?yún)^(qū)，并以離子植入工藝步驟，將n型雜質(zhì)，以加速離子的形式(如圖中較細(xì)虛線箭頭所示意)，植入定義的區(qū)域內(nèi)，以形成n型源極206a的離子植入?yún)^(qū)。須說(shuō)明的是，形成n型源極206a的離子植入工藝步驟，例如以控制加速離子行進(jìn)方向，相對(duì)于外延層表面202a具有一傾斜角度，以將部分n型雜質(zhì)植入間隔層sp下方的外延層202中，以避免通道不導(dǎo)通的現(xiàn)象。

接下來(lái)，如圖10h所示，形成p型源極206b于n型阱203b上的外延層202中，且于縱向上，堆疊并連接于n型阱203b與外延層表面202a之間，且于橫向上，連接于后續(xù)工藝步驟所形成的n型本體區(qū)208b與n型輕摻雜擴(kuò)散區(qū)205c之間。須說(shuō)明的是，在形成p型源極206b的離子植入工藝步驟中，如圖10h所示，以間隔層sp’、堆疊層st’以及光阻層206b’作為屏蔽，以定義p型源極206b的離子植入?yún)^(qū)，并以離子植入工藝步驟，將p型雜質(zhì)，以加速離子的形式(如圖中較細(xì)虛線箭頭所示意)，植入定義的區(qū)域內(nèi)，以形成p型源極206b的離子植入?yún)^(qū)。須說(shuō)明的是，形成p型源極206b的離子植入工藝步驟，例如以控制加速離子行進(jìn)方向，相對(duì)于外延層表面202a具有一傾斜角度，以將部分p型雜質(zhì)植入間隔層sp’下方的外延層202中，以避免通道不導(dǎo)通的現(xiàn)象。

接下來(lái)，如圖10i所示，形成p型本體區(qū)208aa于外延層202中的p型阱203a上，且于縱向上，堆疊并連接于p型阱203a與外延層表面202a之間；形成n型漏極207a于n型阱203c上的外延層202中，且于縱向上，堆疊并連接于n型阱203c與外延層表面202a之間，且于橫向上，與nldd區(qū)205b連接；其中，pn接面212a位于pldd區(qū)205a與nldd區(qū)205b之間。當(dāng)然，形成n型漏極207a的離子植入工藝步驟，可以與形成n型源極206a的離子植入工藝步驟整合為同一個(gè)工藝步驟，將于后詳述。

接下來(lái)，請(qǐng)繼續(xù)參照?qǐng)D10i，形成n型本體區(qū)208b于外延層202中的n型阱203b上，且于縱向上，堆疊并連接于n型阱203b與外延層表面202a之間；形成p型漏極207b于p型阱203d上的外延層202中，且于縱向上，堆疊并連接于p型阱203d與外延層表面202a之間，且于橫向上，與p型輕摻雜擴(kuò)散區(qū)205d連接；其中，pn接面212b位于n型輕摻雜擴(kuò)散區(qū)205c與p型輕摻雜擴(kuò)散區(qū)205d之間。當(dāng)然，形成p型漏極207b的離子植入工藝步驟，可以與形成p型源極206b的離子植入工藝步驟整合為同一個(gè)工藝步驟，將于后詳述。

一種較佳的實(shí)施方式，舉例而言，其中pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度，且nldd區(qū)205b的雜質(zhì)摻雜濃度高于n型阱203c的雜質(zhì)摻雜濃度。舉例而言，pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度2到10倍，且nldd區(qū)205b的雜質(zhì)摻雜濃度高于n型阱203c的雜質(zhì)摻雜濃度2到10倍。舉例而言，其中n型輕摻雜擴(kuò)散區(qū)205c的雜質(zhì)摻雜濃度高于n型阱203b的雜質(zhì)摻雜濃度，且p型輕摻雜擴(kuò)散區(qū)205d的雜質(zhì)摻雜濃度高于p型阱203d的雜質(zhì)摻雜濃度。舉例而言，n型輕摻雜擴(kuò)散區(qū)205c的雜質(zhì)摻雜濃度高于n型阱203b的雜質(zhì)摻雜濃度2到10倍，且p型輕摻雜擴(kuò)散區(qū)205d的雜質(zhì)摻雜濃度高于p型阱203d的雜質(zhì)摻雜濃度2到10倍。其中，摻雜濃度指的是，例如在離子植入工藝步驟中，所執(zhí)行的平面摻雜濃度，一般而言，此平面摻雜濃度，數(shù)值會(huì)高于在退火(anneal)熱工藝步驟之后的立體摻雜濃度，此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。如此的安排，可以緩和sce中的hce。

圖11顯示本發(fā)明的第八個(gè)實(shí)施例。本實(shí)施例顯示根據(jù)本發(fā)明的cmos元件800的剖視示意圖。與第七個(gè)實(shí)施利不同之處在于，本實(shí)施例的cmos元件800的分隔區(qū)214，包括p型分隔區(qū)214a與n型分隔區(qū)214b。p型分隔區(qū)214a形成于外延層202中的nmos元件區(qū)204a，且于該縱向上，位于該外延層表面202a下方，且于橫向上鄰接于n型阱203c。n型分隔區(qū)214b形成于外延層202中的pmos元件區(qū)204b，且于縱向上，位于外延層表面202a下方，且于橫向上鄰接于p型阱203d。且分隔區(qū)214的縱向深度，自外延層表面202a開(kāi)始的縱向向下計(jì)算，不低于p型阱203a、n型阱203c、n型阱203b、與p型阱203d的任一區(qū)域的深度。

圖12顯示本發(fā)明的第九個(gè)實(shí)施例。本實(shí)施例顯示根據(jù)本發(fā)明的cmos元件900的剖視示意圖。本實(shí)施例旨在說(shuō)明根據(jù)本發(fā)明，形成絕緣區(qū)204的方式，并不限于如第七個(gè)實(shí)施例所示。本實(shí)施例與第七個(gè)實(shí)施例不同之處在于，如圖12所示，絕緣區(qū)204為淺溝槽絕緣(shallowtrenchisolation,sti)結(jié)構(gòu)而非如第七個(gè)實(shí)施例中，絕緣區(qū)204為區(qū)域氧化(localoxidationofsilicon,locos)結(jié)構(gòu)。其他的工藝與第七個(gè)實(shí)施例相同，形成如圖12所示的cmos元件900。

圖13顯示本發(fā)明的第十個(gè)實(shí)施例。本實(shí)施例顯示根據(jù)本發(fā)明的cmos元件1000的剖視示意圖。本實(shí)施例旨在說(shuō)明根據(jù)本發(fā)明，形成n型漏極207a的離子植入工藝步驟，可以與形成n型源極206a的離子植入工藝步驟整合為同一個(gè)工藝步驟，這使得n型雜質(zhì)，在形成n型漏極207a時(shí)，也如在n型源極206a相似，其加速離子行進(jìn)方向，以相對(duì)于外延層表面202a具有一傾斜角度，將部分n型雜質(zhì)植入間隔層sp下方的外延層202中，如圖6所示，如此一來(lái)，可節(jié)省另外單獨(dú)形成n型漏極207a的工藝步驟，以降低制造成本。此外，根據(jù)本發(fā)明，形成p型漏極207b的離子植入工藝步驟，可以與形成p型源極206b的離子植入工藝步驟整合為同一個(gè)工藝步驟，這使得p型雜質(zhì)，在形成p型漏極207b時(shí)，也如在p型源極206b相似，其加速離子行進(jìn)方向，以相對(duì)于外延層表面202a具有一傾斜角度，將部分p型雜質(zhì)植入間隔層sp’下方的外延層202中，如圖13所示，如此一來(lái)，可節(jié)省另外單獨(dú)形成p型漏極207b的工藝步驟，以降低制造成本。

需說(shuō)明的是，本發(fā)明在許多特征上，與現(xiàn)有技術(shù)不同。以第七個(gè)實(shí)施例說(shuō)明如下：比較圖8所示的現(xiàn)有技術(shù)cmos元件600與根據(jù)本發(fā)明的第七個(gè)實(shí)施例cmos元件700，根據(jù)本發(fā)明的cmos元件700與現(xiàn)有技術(shù)cmos元件600不同之處主要有以下四點(diǎn)：

1.根據(jù)本發(fā)明的cmos元件700具有不同導(dǎo)電型的雙阱，例如，p型阱203a在n型源極206a相對(duì)于pn接面212a同側(cè)；而n型阱203c在n型漏極207a相對(duì)于接面pn接面212a同側(cè)；n型阱203b在p型源極206b相對(duì)于pn接面212b同側(cè)；而p型阱203d在p型漏極207b相對(duì)于接面pn接面212b同側(cè)；

2.根據(jù)本發(fā)明的cmos元件700分別在nmos元件區(qū)204a與pmos元件區(qū)204b具有不同導(dǎo)電型的雙ldd區(qū)，其中，pldd區(qū)205a在p型阱203a相對(duì)于pn接面212a同側(cè)；而nldd區(qū)205b在n型阱203c相對(duì)于pn接面212a同側(cè)；nldd區(qū)205c在n型阱203b相對(duì)于pn接面212b同側(cè)；而pldd區(qū)205d在p型阱203d相對(duì)于pn接面212b同側(cè)；

3.根據(jù)本發(fā)明的cmos元件700具有由p型阱203a與n型阱203c形成的pn接面212a，且具有由n型阱203b與p型阱203d形成的pn接面212b，前述”同側(cè)”，即是指在pn接面212a或212b的同一側(cè)。且pn接面212a介于pldd區(qū)205a與nldd區(qū)205b之間，pn接面212b介于nldd區(qū)205c與pldd區(qū)205d之間。

4.據(jù)本發(fā)明的cmos元件700具有分隔區(qū)214連接于nmos元件區(qū)204a與pmos元件區(qū)204b之間，并隔開(kāi)nmos元件區(qū)204a與pmos元件區(qū)204b。且分隔區(qū)214的縱向深度，自外延層表面202a開(kāi)始的縱向向下計(jì)算，不低于p型阱203a、n型阱203c、n型阱203b、與p型阱203d的任一區(qū)域的深度。

舉例而言，在現(xiàn)有技術(shù)cmos元件600的nmos元件區(qū)104a正常操作中，施加于柵極111a的柵極偏壓，在p型阱103a和柵極111a的介電層的接面處，吸引導(dǎo)電載子而形成通道(如圖1中黑色虛線框線所示意)，柵極偏壓改變，則通道中導(dǎo)電載子的數(shù)量跟著改變，造成通道(channel)附近電場(chǎng)改變，使通道特性發(fā)生變化，導(dǎo)致電流改變。此為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。而根據(jù)本發(fā)明的cmos元件700的nmos元件區(qū)204a，其通道是由p型阱203a與n型源極206a所決定，而非如現(xiàn)有技術(shù)cmos元件600的nmos元件區(qū)104a中的通道是由與n型源極106a同側(cè)的nldd區(qū)105a及與n型漏極107a同側(cè)的nldd區(qū)105b所決定。根據(jù)本發(fā)明的cmos元件700的nmos元件區(qū)204a的信道如圖9中黑色虛線框線所示意，且元件間距(pitch)，以柵極長(zhǎng)度代表，可以在達(dá)成相同的電性時(shí)相對(duì)較短，也就是通道相對(duì)較短，這使得導(dǎo)通電阻較低，而且由于pldd區(qū)205a的雜質(zhì)摻雜濃度高于p型阱203a的雜質(zhì)摻雜濃度，也因此成功抑制了sce。此外，在現(xiàn)有技術(shù)cmos元件600的nmos元件區(qū)104a中，其崩潰發(fā)生于漏極107a端的nldd區(qū)105b與p型阱103a間的接面，由于nldd區(qū)105b的雜質(zhì)摻雜濃度相對(duì)較高，因此其崩潰電壓相對(duì)較低。而根據(jù)本發(fā)明的cmos元件700的nmos元件區(qū)204a，其崩潰(breakdown)發(fā)生于pn接面212a，由于n型阱203c的雜質(zhì)摻雜濃度相對(duì)較低，因此其崩潰電壓相對(duì)較高，熱載流子(hotcarrier)效應(yīng)也相對(duì)被抑制。同理可以推及根據(jù)本發(fā)明的cmos元件700的pmos元件區(qū)204b，其崩潰(breakdown)電壓相對(duì)現(xiàn)有技術(shù)較高，熱載流子(hotcarrier)效應(yīng)也相對(duì)現(xiàn)有技術(shù)被抑制。

以上已針對(duì)較佳實(shí)施例來(lái)說(shuō)明本發(fā)明，以上所述，僅為使本領(lǐng)域技術(shù)人員易于了解本發(fā)明的內(nèi)容，并非用來(lái)限定本發(fā)明的權(quán)利范圍。在本發(fā)明的相同精神下，本領(lǐng)域技術(shù)人員可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他工藝步驟或結(jié)構(gòu)，如臨界電壓調(diào)整區(qū)等；再如，光刻技術(shù)并不限于光罩技術(shù)，亦可包含電子束光刻技術(shù)。再例如，所有實(shí)施例中的變化，可以交互采用，例如圖11實(shí)施例中的分隔區(qū)214包括p型分隔區(qū)214a與n型分隔區(qū)214b，也可以應(yīng)用于圖12與圖13的實(shí)施例，等等。凡此種種，皆可根據(jù)本發(fā)明的教示類(lèi)推而得，因此，本發(fā)明的范圍應(yīng)涵蓋上述及其他所有等效變化。