本發(fā)明涉及半導(dǎo)體器件及其制造方法，更具體地，涉及一種瞬態(tài)電壓抑制器及其制造方法。

背景技術(shù)：

瞬態(tài)電壓抑制器((transientvoltagesuppressor，tvs)是用于保護(hù)集成電路免遭過電壓損害的器件。所設(shè)計(jì)的集成電路都是在電壓的正常范圍上工作的。然而，靜電放電(electronicstaticdischarge，esd)、電快速瞬變以及閃電等意外情況產(chǎn)生的不可預(yù)測、不可控的高電壓，會對電路造成損害。當(dāng)這種高電壓產(chǎn)生時，就需要tvs器件保護(hù)集成電路，規(guī)避這些可能會損壞集成電路的情況。

單向的tvs器件廣泛用于保護(hù)上述應(yīng)用的集成電路。這類器件受限于它們的工作方式。當(dāng)瞬間正循環(huán)(即正電壓峰值)，單向tvs器件反向偏置。器件在雪崩模式下運(yùn)行，將瞬態(tài)電流引入接地。瞬態(tài)被嵌制在tvs器件由tvs器件提供的箝位能級，確保對集成電路的保護(hù)。當(dāng)瞬態(tài)負(fù)循環(huán)(即負(fù)電壓峰值)，單向tvs器件正向偏置，電流沿正向傳導(dǎo)。

在進(jìn)行單向tvs器件的設(shè)計(jì)時，通常只能通過調(diào)整基底的電阻率來控制單結(jié)電壓，但當(dāng)希望電壓進(jìn)一步降低至6v以下時，由于單結(jié)二極管的擊穿將以齊納擊穿為主，漏電流變的不可控，因此常規(guī)單結(jié)二極管并不能滿足6v以下低漏電流要求的應(yīng)用環(huán)境。

為了滿足低箝位電壓下對tvs器件低漏電流的要求，本領(lǐng)域技術(shù)人員傾向使用npn三極管結(jié)構(gòu)，通過增高β的方法來降低vce，或采用一個普通二極管和一個雙向低箝位tvs器件并聯(lián)封裝的方法，以實(shí)現(xiàn)低工作電壓和低箝位電壓，但采用npn三級管結(jié)構(gòu)得到的tvs器件為雙向結(jié)構(gòu)，無法滿足一些單向tvs器件的應(yīng)用環(huán)境，而采用第二種方法，雖然可以實(shí)現(xiàn)單向低箝位tvs器件的功能，但是由于需要通過多芯片組合封裝的方法實(shí)現(xiàn)，封裝成本將大大提高。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明的目的在于提供一種單向?qū)ǖ乃矐B(tài)電壓抑制器及其制造方法，其可以應(yīng)用于低箝位電壓的電子器件，同時具有較低的封裝成本。

為了解決上述技術(shù)問題，根據(jù)本發(fā)明的第一方面，提供一種瞬態(tài)電壓抑制器，包括：第一摻雜類型的半導(dǎo)體襯底；位于所述半導(dǎo)體襯底第一表面上的第二摻雜類型的外延層，其中第一摻雜類型與第二摻雜類型不同；第一摻雜類型的隔離區(qū)，從所述外延層的表面穿過所述外延層延伸至所述半導(dǎo)體襯底中，用于在所述外延層中限定第一隔離島和第二隔離島；第一摻雜類型的摻雜區(qū)，分別在所述第一隔離島和第二隔離島中從所述外延層的表面延伸至所述外延層中；第一電極，用于將各所述摻雜區(qū)彼此電連接；以及第二電極，用于將所述隔離區(qū)和所述外延層位于所述第二隔離島的部分彼此電連接。

優(yōu)選地，還包括位于所述外延層上的絕緣層。

優(yōu)選地，還包括第三電極，所述第三電極位于所述半導(dǎo)體襯底的第二表面，所述第一表面和所述第二表面彼此相對。

優(yōu)選地，所述第二有源區(qū)圍繞所述第一有源區(qū)。

優(yōu)選地，所述第一摻雜類型為n型或p型，所述第二摻雜類型為n型或p型中的另一個。

根據(jù)本發(fā)明的第二方面，提供一種瞬態(tài)電壓抑制器的制造方法，包括：在第一摻雜類型的半導(dǎo)體襯底的第一表面上，形成第二摻雜類型的外延層，第一摻雜類型與第二摻雜類型不同；形成第一摻雜類型的隔離區(qū)，所述隔離區(qū)從所述外延層的表面穿過所述外延層延伸至所述半導(dǎo)體襯底中，用于在所述外延層中限定第一隔離島和第二隔離島；形成第一摻雜類型的摻雜區(qū)，所述摻雜區(qū)分別在所述第一隔離島和第二隔離島中從所述外延層的表面延伸至所述外延層中；以及形成第一電極和第二電極，所述第一電極將各所述摻雜區(qū)彼此電連接，所述第二電極將所述隔離區(qū)和所述外延層位于所述第二隔離島的部分彼此電連接。

優(yōu)選地，在形成所述第一摻雜區(qū)的步驟后還包括：在所述外延層上形成絕緣層；以及在所述絕緣層上形成多個開口，所述摻雜區(qū)、所述外延層位于所述第二隔離島的部分以及部分隔離區(qū)分別經(jīng)由所述開口裸露在外。

優(yōu)選地，還包括在所述半導(dǎo)體襯底的第二表面上形成第三電極，所述第一表面和所述第二表面彼此相對。

優(yōu)選地，所述第二有源區(qū)圍繞所述第一有源區(qū)。

優(yōu)選地，所述第一摻雜類型為n型或p型，所述第二摻雜類型為n型或p型中的另一個。

采用本發(fā)明的技術(shù)方案后，可獲得以下有益效果：

通過將并聯(lián)的兩個縱向npn結(jié)構(gòu)中的一個通過金屬電極短路成pn結(jié)構(gòu)，使其成為單向低箝位電壓的瞬態(tài)電壓抑制器，有利于減小芯片尺寸和降低封裝成本。

附圖說明

通過以下參照附圖對發(fā)明實(shí)施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中：

圖1示出本發(fā)明第一實(shí)施例提供的瞬態(tài)電壓抑制器的結(jié)構(gòu)圖。

圖2a至2f示出根據(jù)本發(fā)明第一實(shí)施例的瞬態(tài)電壓抑制器的制造方法各個階段的截面圖。

具體實(shí)施方式

以下基于實(shí)施例對本發(fā)明進(jìn)行描述，但是本發(fā)明并不僅僅限于這些實(shí)施例。在下文對本發(fā)明實(shí)施例的細(xì)節(jié)描述中，詳盡描述了一些特定的細(xì)節(jié)部分，對本領(lǐng)域技術(shù)人員來說沒有這些細(xì)節(jié)部分的描述也可以完全理解本發(fā)明。為了避免混淆本發(fā)明的實(shí)質(zhì)，公知的方法、過程、流程沒有詳細(xì)敘述。

在各個附圖中，相同的元件采用類似的附圖標(biāo)記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。此外，在圖中可能未示出某些公知的部分。附圖中的流程圖、框圖圖示了本發(fā)明的實(shí)施例的系統(tǒng)、方法、裝置的可能的體系框架、功能和操作，附圖的方框以及方框順序只是用來更好的圖示實(shí)施例的過程和步驟，而不應(yīng)以此作為對發(fā)明本身的限制。

以下將參照附圖更詳細(xì)地描述本發(fā)明。在各個附圖中，相同的元件采用類似的附圖標(biāo)記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經(jīng)過數(shù)個步驟后獲得的半導(dǎo)體結(jié)構(gòu)。

應(yīng)當(dāng)理解，在描述器件的結(jié)構(gòu)時，當(dāng)將一層、一個區(qū)域稱為位于另一層、另一個區(qū)域“上面”或“上方”時，可以指直接位于另一層、另一個區(qū)域上面，或者在其與另一層、另一個區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉(zhuǎn)，該一層、一個區(qū)域?qū)⑽挥诹硪粚?、另一個區(qū)域“下面”或“下方”。

如果為了描述直接位于另一層、另一個區(qū)域上面的情形，本文將采用“a直接在b上面”或“a在b上面并與之鄰接”的表述方式。在本申請中，“a直接位于b中”表示a位于b中，并且a與b直接鄰接，而非a位于b中形成的摻雜區(qū)中。

在本申請中，術(shù)語“半導(dǎo)體結(jié)構(gòu)”指在制造半導(dǎo)體器件的各個步驟中形成的整個半導(dǎo)體結(jié)構(gòu)的統(tǒng)稱，包括已經(jīng)形成的所有層或區(qū)域。

在下文中描述了本發(fā)明的許多特定的細(xì)節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細(xì)節(jié)來實(shí)現(xiàn)本發(fā)明。

圖1示出本發(fā)明第一實(shí)施例提供的瞬態(tài)電壓抑制器的結(jié)構(gòu)圖。在下文的描述中，將描述半導(dǎo)體材料的摻雜類型具體為p型和n型之一?？梢岳斫猓绻崔D(zhuǎn)各個半導(dǎo)體材料的摻雜類型，也可以獲得相同功能的半導(dǎo)體器件。

如圖1所示，tvs器件100包括半導(dǎo)體襯底101、位于半導(dǎo)體襯底101第一表面上的外延層102、位于外延層102中的隔離區(qū)103以及位于外延層102中的摻雜區(qū)104。

半導(dǎo)體襯底101例如是重?fù)诫s的n型半導(dǎo)體襯底，外延層102例如是p型外延層。為了形成p型或n型半導(dǎo)體層或區(qū)域，可以在半導(dǎo)體層或區(qū)域中摻入相應(yīng)類型的摻雜劑。例如，p型摻雜劑包括硼，n型摻雜劑包括磷或砷或銻。

在該實(shí)施例中，半導(dǎo)體襯底101為電阻率不大于0.02ω·cm的重?fù)诫sn型襯底。外延層102為電阻率不小于0.01ω·cm的p型外延層102，厚度不小于2μm。

隔離區(qū)103例如是重?fù)诫s的n型摻雜區(qū)，隔離區(qū)103從外延層102表面延伸至半導(dǎo)體襯底101，從而在外延層102中限定復(fù)數(shù)個隔離島。在本實(shí)施例中，第二隔離島圍繞第一隔離島。本領(lǐng)域技術(shù)人員可根據(jù)器件需求控制隔離區(qū)103濃度，例如不小于e19cm^-3。

摻雜區(qū)104例如是濃度不小于e19cm^-3的重?fù)诫s的n型摻雜區(qū)104，其分別位于各隔離島中，由外延層102的表面延伸至外延層102中。

進(jìn)一步地，tvs器件100還包括絕緣層105、第一電極106、第二電極107和第三電極108。

絕緣層105位于外延層102上，第一電極106穿過絕緣層105中的開口將各摻雜區(qū)104電連接，第二電極107穿過絕緣層105中的開口將部分隔離區(qū)103和外延層102位于第二隔離島的部分彼此電連接，第三電極108位于半導(dǎo)體襯底101的第二表面上，第二表面與第一表面彼此相對。絕緣層105例如由氧化硅或氮化硅組成，第一電極106、第二電極107以及第三電極108例如選自金、銀、銅、鋁、鋁硅、鋁硅銅、鈦銀、鈦鎳金等金屬或合金組成。

在圖1所示的tvs器件100中，半導(dǎo)體襯底101、外延層102位于第一隔離島的部分以及位于該部分中的摻雜區(qū)104構(gòu)成第一個npn結(jié)構(gòu)的疊層，半導(dǎo)體襯底101、外延層102位于第二隔離島的部分以及位于該部分中的摻雜區(qū)104構(gòu)成第二個npn結(jié)構(gòu)的疊層，第一電極106將兩個npn結(jié)構(gòu)并聯(lián)。其中，由于第二電極107將外延層102位于第二隔離島的部分和隔離區(qū)103短接，因此第二個npn結(jié)構(gòu)的疊層實(shí)際作用與pn結(jié)構(gòu)的疊層相同。在該pn結(jié)構(gòu)導(dǎo)通時，電流的流動方向如圖1中的虛線所示，即電流從第一電極106、摻雜區(qū)104、外延層102位于第二隔離島中的部分、第二電極107、隔離區(qū)103流至半導(dǎo)體襯底101。

圖2a至2f示出根據(jù)本發(fā)明第一實(shí)施例的瞬態(tài)電壓抑制器的制造方法各個階段的截面圖。

如圖2a所示，在重?fù)诫s的n型半導(dǎo)體襯底101的第一表面上形成p型外延層102。

為了形成p型或n型半導(dǎo)體層或區(qū)域，可以在半導(dǎo)體層和區(qū)域中摻入相應(yīng)類型的摻雜劑，例如，p型摻雜劑包括硼，n型摻雜劑包括磷或砷或銻。在該實(shí)施例中，半導(dǎo)體襯底101為電阻率不大于0.02ω·cm的重?fù)诫sn型襯底。

外延層102可以采用已知的沉淀工藝形成。例如，沉淀工藝可以是選自電子束蒸發(fā)、化學(xué)氣相沉積、原子層沉積、濺射中的一種。在該實(shí)施例中，外延層102為電阻率不小于0.01ω·cm的p型外延層，厚度不小于2μm。

如圖2b所示，隨后，通過熱擴(kuò)散法在外延層102中形成隔離區(qū)103。

隔離區(qū)103從外延層102表面延伸至半導(dǎo)體襯底101，從而在外延層102中限定復(fù)數(shù)個隔離島，在本實(shí)施例中，第二隔離島圍繞第一隔離島。隔離區(qū)103濃度將影響整流器件的導(dǎo)通電阻，本領(lǐng)域技術(shù)人員可根據(jù)器件需求控制隔離區(qū)103濃度，但過低的隔離區(qū)103濃度將嚴(yán)重制約整流器件的電流能力，因此應(yīng)控制在不小于e19cm^-3數(shù)量級。

如圖2c所示，隨后，在第一隔離島和第二隔離島中形成重?fù)诫s的n型摻雜區(qū)104，并在外延層102上形成絕緣層105。

在該實(shí)施例中，摻雜區(qū)104為磷擴(kuò)散形成的濃度不小于e19cm^-3的重?fù)诫s的n型摻雜區(qū)，其分別在各隔離島中從外延層102的表面延伸至外延層102中。

絕緣層105可以采用濺射或熱氧化形成。例如，絕緣層105是熱氧化形成的氧化硅層，在后續(xù)的摻雜步驟中，絕緣層105作為保護(hù)層，并且將作為最終器件的層間絕緣層105。

如圖2d所示，隨后，通過光刻法在絕緣層105上形成多個開口，摻雜區(qū)104、外延層102位于第二隔離島的部分以及部分隔離區(qū)103經(jīng)由開口裸露在外，其中該外延層102位于第二隔離島的部分和該部分隔離區(qū)103彼此相鄰。

如圖2e所示，形成第一電極106和第二電極107，第二電極107經(jīng)由絕緣層105上的開口將外延層102位于第二隔離島的部分以及部分隔離區(qū)103電連接，將由摻雜區(qū)104、外延層102位于第二隔離島的部分以及半導(dǎo)體襯底101形成的npn結(jié)構(gòu)的疊層變?yōu)閜n結(jié)構(gòu)的疊層，第一電極106經(jīng)由絕緣層105上的開口將各摻雜區(qū)104電連接，實(shí)現(xiàn)了npn結(jié)構(gòu)和pn結(jié)構(gòu)的并聯(lián)。

如圖2f所示，隨后，將芯片減薄和背面金屬化，在半導(dǎo)體襯底101的第二表面上形成第三電極108，作為接地端。

在該實(shí)施例中，使用金作為第三電極108。本領(lǐng)域技術(shù)人員可根據(jù)封裝形式選擇不同的金屬或金屬合金作為背面金屬層，如金、銀、銅、鈦銀、鈦鎳金等。

可以看出，根據(jù)本發(fā)明的器件，可以以簡單的步驟制備出單向低箝位電壓的瞬態(tài)電壓抑制器。通過將并聯(lián)的兩個縱向npn結(jié)構(gòu)中的一個通過金屬電極短路成pn結(jié)構(gòu)，使其成為單向低箝位電壓的瞬態(tài)電壓抑制器，有利于減小芯片尺寸和降低封裝成本。

本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，可以合理設(shè)計(jì)摻雜區(qū)104底部與半導(dǎo)體襯底101第一表面之間的間距、摻雜區(qū)104與隔離區(qū)103之間的間距以及各摻雜區(qū)域的摻雜濃度，以控制npn結(jié)構(gòu)的放大倍數(shù)，得到符合要求的低箝位電壓的瞬態(tài)電壓抑制器。

應(yīng)當(dāng)說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個實(shí)體或者操作與另一個實(shí)體或操作區(qū)分開來，而不一定要求或者暗示這些實(shí)體或操作之間存在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。

依照本發(fā)明的實(shí)施例如上文所述，這些實(shí)施例并沒有詳盡敘述所有的細(xì)節(jié)，也不限制該發(fā)明僅為所述的具體實(shí)施例。顯然，根據(jù)以上描述，可作很多的修改和變化。本說明書選取并具體描述這些實(shí)施例，是為了更好地解釋本發(fā)明的原理和實(shí)際應(yīng)用，從而使所屬技術(shù)領(lǐng)域技術(shù)人員能很好地利用本發(fā)明以及在本發(fā)明基礎(chǔ)上的修改使用。本發(fā)明僅受權(quán)利要求書及其全部范圍和等效物的限制。