本發(fā)明涉及半導體制造技術領域，尤其涉及一種半導體存儲器件及其制造方法。

背景技術：

隨著半導體器件集成度的增加、器件尺寸和器件之間的間隔的縮小，相鄰存儲單元之間的串擾現(xiàn)象越來越嚴重，容易導致操作錯誤或電學特性惡化等問題，因此如何減小存儲單元之間的串擾變得尤為重要。

目前半導體存儲器件中，相鄰存儲單元之間的電介質(zhì)通常為氧化物，而氧化物的介電常數(shù)較大，大約為3.9。為了解決這一問題，方法之一是降低電介質(zhì)的介電常數(shù)，即半導體工藝中通常以低介電材料取代氧化硅等高介電常數(shù)的電介質(zhì)，然而當工藝技術逐步演進至更加微小的尺寸時，低介電材料也已無法滿足要求。理想情況下，電介質(zhì)的介電常數(shù)可以降低至1.0，即真空的介電常數(shù)。因此需要一種能夠降低相鄰存儲單元之間的電介質(zhì)的介電常數(shù)，以減小串擾的方法。

技術實現(xiàn)要素：

本發(fā)明解決的技術問題是提供一種半導體存儲器件及其制造方法，以降低位線之間的干擾，提高半導體存儲器件的性能。

為解決上述技術問題，本發(fā)明實施例提供一種半導體存儲器件及其制造方法，包括：提供基底，在所述基底上形成堆疊層，所述堆疊層包括依次位于基底上的隧穿介質(zhì)層和浮柵層；刻蝕所述堆疊層和基底，形成多個平行的間隔排列的堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)之間的間隔形成多個平行的第一溝槽，所述第一溝槽的底部暴露出基底、側(cè)壁暴露出基底、隧穿介質(zhì)層和浮柵層；在所述第一溝槽的內(nèi)壁依次堆疊形成第一襯墊層和第一介質(zhì)層，所述第一溝槽內(nèi)的第一襯墊層的高度介于所述浮柵層與隧穿介質(zhì)層之間，所述第一溝槽內(nèi)的第一介質(zhì)層的高度低于所述隧穿介質(zhì)層，為此形成第二溝槽，所述第二 溝槽的底部暴露出第一介質(zhì)層、側(cè)壁暴露出第一襯墊層和浮柵層；在所述第二溝槽內(nèi)形成犧牲層，所述犧牲層的高度介于所述浮柵層與隧穿介質(zhì)層之間，為此形成第三溝槽，所述第三溝槽的底部暴露出所述犧牲層、側(cè)壁暴露出所述浮柵層；在所述浮柵層上、所述第三溝槽的側(cè)壁及其底部形成第二介質(zhì)層，在所述第二介質(zhì)層上形成控制柵層，以填充滿所述第三溝槽；刻蝕所述控制柵層、第二介質(zhì)層和浮柵層，形成多個平行的第四溝槽，每個第四溝槽的延伸方向與第一溝槽的延伸方向垂直，所述第四溝槽的底部暴露出所述犧牲層的表面；沿著所述第四溝槽去除所述犧牲層。

可選地，形成所述第二溝槽的方法包括：在所述第一溝槽的內(nèi)壁形成第一襯墊層，在所述第一襯墊層上形成第一介質(zhì)層，以填充所述第一溝槽；平坦化所述第一襯墊層和第一介質(zhì)層，并進行退火工藝；采用干法刻蝕工藝刻蝕所述第一襯墊層和第一介質(zhì)層，使所述第一溝槽內(nèi)的第一襯墊層和第一介質(zhì)層的高度介于所述浮柵層與隧穿介質(zhì)層之間，暴露出所述浮柵層的表面；采用具有第一蝕刻選擇性的濕法刻蝕工藝刻蝕所述第一介質(zhì)層，使所述第一溝槽內(nèi)的第一介質(zhì)層的高度低于所述隧穿介質(zhì)層，所述第一蝕刻選擇性為刻蝕所述第一介質(zhì)層的速率高于所述第一襯墊層。

可選地，形成所述第一襯墊層的材料包括氧化硅；形成所述第一襯墊層的工藝包括高溫熱氧化工藝；形成所述第一襯墊層的厚度范圍為50埃至150埃。

可選地，形成所述第一介質(zhì)層的材料包括氧化硅；形成所述第一介質(zhì)層的工藝包括流體化學氣相沉積工藝或者旋涂工藝。

可選地，形成所述第三溝槽的方法包括：在所述浮柵層上、第二溝槽的側(cè)壁及底部形成第二襯墊層；在所述第二襯墊層上形成犧牲層，以填充滿所述第二溝槽；平坦化所述犧牲層；去除所述犧牲層的一部分，使犧牲層的高度介于浮柵層與隧穿氧化層之間，為此形成第三溝槽，所述第三溝槽的側(cè)壁暴露出所述第二襯墊層的一部分；去除所述浮柵層上、以及所述第三溝槽的側(cè)壁暴露出的第二襯墊層，以暴露出所述浮柵層的表面。

可選地，形成所述第二襯墊層的材料包括氧化硅；形成所述第二襯墊層 的工藝包括高溫熱氧化工藝；形成所述第二襯墊層的厚度范圍為30埃至80埃。

可選地，去除所述犧牲層的一部分，使犧牲層的高度介于浮柵層與隧穿氧化層之間的方法包括采用具有第二蝕刻選擇性的干法刻蝕或具有第二蝕刻選擇性的濕法刻蝕工藝刻蝕所述犧牲層，所述第二蝕刻選擇性為刻蝕犧牲層的速率高于刻蝕第二襯墊層的速率。

可選地，沿著所述第四溝槽去除所述犧牲層的方法包括：在所述第四溝槽的側(cè)壁和底部依次形成第三襯墊層和第四襯墊層；去除所述第四溝槽底部的第三襯墊層和第四襯墊層，暴露出所述犧牲層的表面；采用具有第三蝕刻選擇性的干法刻蝕工藝刻蝕第四溝槽底部暴露出的所述犧牲層的一部分，所述第三蝕刻選擇性為刻蝕犧牲層的速率大于刻蝕第二襯墊層、第三襯墊層、第四襯墊層以及第二介質(zhì)層的速率；采用具有第三蝕刻選擇性的濕法刻蝕工藝進一步刻蝕所述犧牲層，以完全去除所述犧牲層，形成位于第二襯墊層與第二介質(zhì)層之間、沿第一溝槽方向延伸的空氣隙。

可選地，在沿著所述第四溝槽去除所述犧牲層之后，還包括：在所述第四襯墊層表面形成第三介質(zhì)層，以填充滿所述第四溝槽，所述第三介質(zhì)層的底部位于所述空氣隙之上。

可選地，形成所述第三襯墊層的材料為二氧化硅，形成所述第三襯墊層的工藝為高溫熱氧化工藝，所述第三襯墊層的厚度范圍為20埃至40埃；形成所述第四襯墊層的材料為二氧化硅，形成所述第四襯墊層的工藝為化學氣相沉積工藝，所述第四襯墊層的厚度范圍為50埃至150埃。

可選地，形成所述犧牲層的材料包括多晶硅；形成所述犧牲層的工藝包括流體化學氣相沉積工藝或低壓化學氣相沉積工藝。

可選地，所述第二介質(zhì)層的材料為氧化硅-氮化硅-氧化硅的三層結(jié)構(gòu)；形成所述氧化硅-氮化硅-氧化硅的三層結(jié)構(gòu)中的下層氧化硅的工藝包括熱氧化工藝或化學氣相沉積工藝，形成所述氧化硅-氮化硅-氧化硅的三層結(jié)構(gòu)中的中層氮化硅的工藝包括低壓化學氣相沉積或等離子體增強化學氣相沉積工藝，形成所述氧化硅-氮化硅-氧化硅的三層結(jié)構(gòu)中的上層氧化硅的工藝包括熱氧 化工藝；形成所述第二介質(zhì)層的厚度范圍為80埃至160埃。

相應地，本發(fā)明實施例還提供一種半導體存儲器件，包括：基底、以及位于所述基底上的多個平行的間隔排列的堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)包括依次位于基底上的隧穿介質(zhì)層和浮柵層，相鄰的堆疊結(jié)構(gòu)之間形成第一溝槽，所述第一溝槽延伸入基底內(nèi)部，所述第一溝槽的底部暴露出基底、側(cè)壁暴露出基底、隧穿介質(zhì)層和浮柵層；位于第一溝槽內(nèi)壁的第一襯墊層、以及位于第一襯墊層上的第一介質(zhì)層，所述第一溝槽內(nèi)的第一襯墊層的高度介于所述浮柵層與所述隧穿介質(zhì)層之間，所述第一溝槽內(nèi)的第一介質(zhì)層的高度低于所述隧穿介質(zhì)層；位于所述第一襯墊層和第一介質(zhì)層上的第二襯墊層；空氣隙，位于所述第一溝槽內(nèi)且沿第一溝槽方向延伸，所述空氣隙的側(cè)壁與底部暴露出所述二襯墊層；第二介質(zhì)層，覆蓋所述浮柵層和空氣隙的表面；控制柵層，位于所述第二介質(zhì)層上；位于所述控制柵層和浮柵層內(nèi)的多個平行的第四溝槽，每個第四溝槽的延伸方向與第一溝槽的延伸方向垂直，所述第四溝槽的底部暴露出所述空氣隙和隧穿介質(zhì)層的表面；第三介質(zhì)層，位于所述第四溝槽內(nèi)且填充滿所述第四溝槽。

可選地，所述空氣隙的高度介于所述浮柵層與隧穿介質(zhì)層之間；所述空氣隙的縱向尺寸范圍為大于150埃。

可選地，所述第一襯墊層的材料包括氧化硅；所述第一襯墊層的厚度范圍為50埃至150埃。

可選地，所述第一介質(zhì)層的材料包括氧化硅。

可選地，所述第二襯墊層的材料包括氧化硅；所述第二襯墊層的厚度范圍為30埃至80埃。

可選地，所述第二介質(zhì)層的材料包括氧化硅-氮化硅-氧化硅的三層結(jié)構(gòu)；所述第二介質(zhì)層的厚度范圍為80埃至160埃。

可選地，還包括第三襯墊層和第四襯墊層，所述第三襯墊層位于第四溝槽的側(cè)壁，所述第四襯墊層位于所述第三襯墊層上，所述第三介質(zhì)層位于第四襯墊層的表面且填充滿所述第四溝槽。

可選地，所述第三襯墊層的材料包括二氧化硅，所述第三襯墊層的厚度 范圍為20埃至40埃；所述第四襯墊層的材料包括二氧化硅，所述第四襯墊層的厚度范圍為50埃至150埃。

與現(xiàn)有技術相比，本發(fā)明實施例的技術方案具有以下有益效果：

本發(fā)明實施例的形成方法，通過在第一溝槽內(nèi)形成位于隧穿氧化層附近的第一襯墊層和第一介質(zhì)層，并使用具有第一蝕刻選擇性的刻蝕工藝刻蝕所述第一介質(zhì)層，使其高度低于隧穿介質(zhì)層，從而形成第二溝槽；然后在第二溝槽內(nèi)形成所述犧牲層，為后續(xù)形成空氣隙占據(jù)了空間；再通過第四溝槽形成暴露出所述犧牲層表面的開口，通過所述開口去除犧牲層，形成位于第二襯墊層與第二介質(zhì)層之間且沿第一溝槽方向延伸的空氣隙。由于空氣的介電常數(shù)較低，形成的所述空氣隙位于相鄰浮柵層之間容易發(fā)生干擾的隧穿氧化層附近，極大地降低了位線之間的干擾，提高了半導體存儲器件的性能。

進一步地，本發(fā)明實施例的形成方法，在沿著第四溝槽去除所述犧牲層之前，在所述第四溝槽的側(cè)壁依次形成第三襯墊層和第四襯墊層，可以在控制柵層的表面形成保護層，避免后續(xù)通過第四溝槽去除所述犧牲層時，對控制柵層造成損傷；此外，所述第四襯墊層的厚度可以精確控制形成于所述第四溝槽底部、用于去除所述犧牲層的開口的大小。

進一步地，本發(fā)明實施例的形成方法，在沿著第四溝槽去除所述犧牲層時，通過兩步刻蝕方法，即在采用具有第三蝕刻選擇性的濕法刻蝕工藝之前，先采用具有第三蝕刻選擇性的干法刻蝕工藝刻蝕所述犧牲層，能夠增大后續(xù)濕法刻蝕工藝中的刻蝕劑與犧牲層之間的接觸面積，有助于濕法刻蝕工藝徹底去除位于控制柵層之下的犧牲層。

本發(fā)明實施例的器件，通過在第一溝槽內(nèi)靠近基底的部分形成第一介質(zhì)層，以隔離相鄰基底內(nèi)的有源區(qū)；而在第一溝槽內(nèi)靠近隧穿氧化層的部分形成空氣隙。由于空氣的介電常數(shù)較低，所形成的空氣隙位于相鄰浮柵層之間容易發(fā)生干擾的隧穿氧化層附近，極大地降低位線之間的干擾，提高了半導體存儲器件的性能。

進一步地，所述空氣隙位于所述第二介質(zhì)層與第二襯墊層之間，使得空氣隙的形狀與位置容易控制。

附圖說明

圖1是本發(fā)明一個實施例的半導體存儲器件的制造方法的流程示意圖；

圖2至圖12、和圖14至圖19是本發(fā)明一個實施例的半導體存儲器件的制造方法的中間步驟的結(jié)構(gòu)示意圖；

圖13是本發(fā)明一個實施例的半導體存儲器件的存儲單元陣列區(qū)的布局示意圖；

圖20是本發(fā)明一個實施例的半導體存儲器件的立體結(jié)構(gòu)示意圖。

具體實施方式

本發(fā)明實施例提供一種半導體存儲器件的制造方法，下面結(jié)合附圖加以詳細的說明。

圖1是本發(fā)明一個實施例的半導體存儲器件的制造方法的流程示意圖。

圖2至圖12、以及圖14至圖19是本發(fā)明一個實施例的半導體存儲器件的制造方法的中間步驟的結(jié)構(gòu)示意圖。

圖13是本發(fā)明一個實施例的半導體存儲器件的存儲單元陣列區(qū)的布局示意圖。

參考圖2，執(zhí)行圖1中的步驟s11，提供基底100，在所述基底100上形成堆疊層，所述堆疊層包括依次位于基底100上的隧穿介質(zhì)層101和浮柵層102。

所述基底100的材料可以為單晶硅、單晶鍺、硅鍺、磷化鎵、砷化鎵、碳化硅、砷化銦、絕緣體上硅襯底或絕緣體上鍺襯底等。在一個實施例中，所述基底100的材料為單晶硅。

所述隧穿介質(zhì)層101的材料可以為氧化硅、或摻雜氮的氧化硅等。所述隧穿介質(zhì)層101可以通過對基底100的表面進行熱氧化來形成，形成所述隧穿介質(zhì)層101的厚度范圍為60埃至80埃。

所述浮柵層102形成于隧穿介質(zhì)層101上，浮柵層102的材料可以為金屬、金屬合金、金屬氮化物、金屬硅化物、或其復合物。浮柵層102的材料 還可以為摻雜的多晶硅、多晶硅-鍺合金材料或者多晶硅金屬硅化物材料。在一個實施例中，所述浮柵層102的材料為摻雜的多晶硅。形成所述浮柵層102的方法是本領域技術人員熟知的技術，在此不再贅述。

參考圖3和圖4，圖3是圖4中所示的基底100及堆疊層朝向堆疊層表面的俯視結(jié)構(gòu)示意圖，圖4是圖3沿xx'線的剖面結(jié)構(gòu)示意圖。執(zhí)行圖1中的步驟s13，刻蝕所述堆疊層和基底100，沿第一方向y形成多個平行的間隔排列的堆疊結(jié)構(gòu)，以隔離所述基底100中的有源區(qū)，所述堆疊結(jié)構(gòu)之間的間隔形成多個平行的第一溝槽111。x、x'是沿第二方向x上的兩個點，所述第二方向x與第一方向y垂直。

在一些實施例中，刻蝕所述堆疊層及基底100形成多個平行的第一溝槽111的方法包括：在所述基底100和堆疊層上依次形成圖形化的第一硬掩模層103、以及圖形化的硬掩模氧化層104；以所述圖形化的第一硬掩模層103、以及圖形化的硬掩模氧化層104為掩模，沿第一方向y刻蝕所述堆疊層及基底100，形成多個平行的第一溝槽111，所述第一溝槽111的底部暴露出基底100、側(cè)壁暴露出基底100、隧穿介質(zhì)層101、浮柵層102、圖形化的第一硬掩模層103、以及圖形化的硬掩模氧化層104。其中，刻蝕所述堆疊層及基底100的工藝為各向異性的干法刻蝕工藝。所述圖形化的第一硬掩模層103、以及圖形化的硬掩模氧化層104在刻蝕形成所述第一溝槽111的過程中，起到保護所述堆疊層表面的作用。

在其它實施例中，在所述基底100和堆疊層上僅形成圖形化的第一硬掩模層103，而不形成圖形化的硬掩模氧化層104。在所述圖形化的第一硬掩模層103足以阻擋和保護所述堆疊層表面的情況下，所述圖形化的硬掩模氧化層104可以減薄甚至去除。本發(fā)明對是否形成所述圖形化的硬掩模氧化層104不作限制。

參考圖5至圖8，執(zhí)行圖1中的步驟s15，在所述第一溝槽111的內(nèi)壁依次堆疊形成第一襯墊層和第一介質(zhì)層，所述第一溝槽111內(nèi)的第一襯墊層的高度介于所述浮柵層102與隧穿介質(zhì)層101之間，所述第一溝槽111內(nèi)的第一介質(zhì)層的高度低于所述隧穿介質(zhì)層101，為此形成第二溝槽，所述第二溝槽的底部暴露出第一介質(zhì)層、側(cè)壁暴露出第一襯墊層和浮柵層。形成所述第二 溝槽的具體方法為：

參考圖5，在所述第一溝槽111(如圖4所示)的內(nèi)壁形成第一襯墊層105，在所述第一襯墊層105上形成第一介質(zhì)層106，以填充所述第一溝槽111。其中所述第一襯墊層105覆蓋所述硬掩模氧化層104的表面、以及第一溝槽111的側(cè)壁和底部。

形成所述第一襯墊層105的材料包括氧化硅，形成所述第一襯墊層105的工藝為高溫熱氧化工藝，所述第一襯墊層105的厚度范圍為50埃至150埃；形成所述第一介質(zhì)層106的材料包括氧化硅或者玻璃，形成所述第一介質(zhì)層106的工藝包括流體化學氣相沉積工藝(flowablechemicalvapordeposition，fcvd)或者旋涂工藝。

在一個實施例中，采用流體化學氣相沉積(fcvd)工藝形成所述第一介質(zhì)層106，形成的所述第一介質(zhì)層106容易伸入相鄰基底100和堆疊結(jié)構(gòu)之間的第一溝槽111并充分填充，不易形成缺陷。具體地，所述流體化學氣相沉積工藝(fcvd)包括：反應物包括氧氣等離子體、硅源氣體(例如sih4)和載氣(例如氮氣、氫氣或惰性氣體)；首先，在反應溫度低于100℃，壓力為0.1t至10t，晶圓溫度為0℃至150℃的狀態(tài)下，在所述第一溝槽111內(nèi)、和硬掩模氧化層104表面沉積形成流體氧化硅材料，所述流體氧化硅材料能夠優(yōu)先進入第一溝槽111內(nèi)，并使第一溝槽111被填充滿；之后，進行退火，形成固態(tài)氧化硅，退火溫度為300℃至600℃，退火時間為20分鐘至40分鐘。

參考圖6，平坦化第一襯墊層105和第一介質(zhì)層106至所述第一硬掩模層103表面，并進行退火工藝，以使所述第一介質(zhì)層106致密化。

在一個實施例中，所述平坦化工藝為化學機械研磨。所述退火工藝的退火溫度為400℃至900℃，退火時間為20分鐘至50分鐘。

參考圖7，采用干法刻蝕工藝刻蝕所述第一襯墊層105和第一介質(zhì)層106，使所述第一溝槽111(如圖4所示)內(nèi)的第一襯墊層105和第一介質(zhì)層106的高度介于所述浮柵層102與隧穿氧化層101之間，暴露出所述浮柵層102的表面。所述干法刻蝕工藝為各向異性的干法刻蝕工藝，所述干法刻蝕工藝包括反應離子蝕刻(rie)、離子束蝕刻、等離子體蝕刻或者激光切割。

參考圖8，采用具有第一蝕刻選擇性的濕法刻蝕工藝刻蝕所述第一介質(zhì)層106，使所述第一溝槽111(如圖4所示)內(nèi)的第一介質(zhì)層106的高度低于所述隧穿介質(zhì)層101，從而形成第二溝槽112，所述第二溝槽112的底部暴露出所述第一介質(zhì)層106、側(cè)壁暴露出第一襯墊層105和浮柵層102。所述第一蝕刻選擇性為刻蝕所述第一介質(zhì)層106的速率高于第一襯墊層105。

參考圖9至圖11，執(zhí)行圖1中的步驟s17，在所述第二溝槽112內(nèi)形成犧牲層，所述犧牲層的高度介于所述浮柵層102與隧穿介質(zhì)層101之間，以形成第三溝槽，所述第三溝槽的底部暴露出所述犧牲層、側(cè)壁暴露出所述浮柵層102。形成所述第三溝槽的具體方法為：

參考圖9，在所述浮柵層102上、所述第二溝槽112的側(cè)壁及其底部形成第二襯墊層107；在所述第二溝槽112(如圖8所示)內(nèi)形成犧牲層108，以填充滿所述第二溝槽112，并平坦化所述犧牲層108。

其中，所述第二襯墊層107可以起到隔離浮柵層102和犧牲層108的作用，在后續(xù)刻蝕所述犧牲層108的過程中能夠保護浮柵層102表面不受損傷。形成所述第二襯墊層107的材料包括氧化硅，形成所述第二襯墊層107的工藝為高溫熱氧化工藝，形成所述第二襯墊層107的厚度范圍為30埃至80埃。形成所述犧牲層108的材料包括多晶硅；形成所述犧牲層108的工藝包括流體化學氣相沉積工藝或低壓化學氣相沉積工藝。

參考圖10，去除所述犧牲層108的一部分，使犧牲層108的高度介于浮柵層102與隧穿氧化層101之間，為此形成第三溝槽113，所述第三溝槽113的底部暴露出所述犧牲層108，所述第三溝槽113的側(cè)壁暴露出所述第二襯墊層107的一部分。

去除所述犧牲層108的一部分的方法包括采用具有第二蝕刻選擇性的干法刻蝕或具有第二蝕刻選擇性的濕法刻蝕工藝刻蝕所述犧牲層108，所述第二蝕刻選擇性為刻蝕犧牲層108的速率高于刻蝕第二襯墊層107的速率。

參考圖11，去除所述浮柵層102上、及所述第三溝槽113側(cè)壁的第二襯墊層107，以暴露出所述浮柵層102的表面。由于在刻蝕去除所述犧牲層108的一部分的步驟之后，所述第二襯墊層107會受到刻蝕工藝的損傷，而后續(xù) 在所述浮柵層102上形成控制柵層時，需要在所述浮柵層102與控制柵層之間形成多晶硅層間介質(zhì)層(inter-polydielectric，ipd)。為了使后續(xù)形成的多晶硅層間介質(zhì)層的厚度均勻且易于控制，需要先去除所述第二襯墊層107，以暴露出干凈的浮柵層102的表面，再重新形成多晶硅層間介質(zhì)層。

在一個實施例中，去除所述浮柵層102上、以及所述第三溝槽113的側(cè)壁的第二襯墊層107的方法為濕法刻蝕工藝。

參考圖12，執(zhí)行圖1中的步驟s19，在所述浮柵層102上、所述第三溝槽113(如圖11所示)的側(cè)壁及其底部形成第二介質(zhì)層121，在所述第二介質(zhì)層121上形成控制柵層122，以填充滿所述第三溝槽113。

所述第二介質(zhì)層121形成于所述浮柵層102上和所述第三溝槽113的內(nèi)壁，其作用在于作為浮柵層102與控制柵層122之間的電介質(zhì)，使所述浮柵層102、第二介質(zhì)層121及控制柵層122構(gòu)成電容，控制柵層122利用所述電容控制浮柵層102，提高所述控制柵層122與浮柵層102之間的耦合比。所述第二介質(zhì)層121的材料包括氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ono)的三層結(jié)構(gòu)。在一個實施例中，形成所述ono三層結(jié)構(gòu)中的下層氧化硅的工藝包括熱氧化工藝或化學氣相沉積工藝；形成所述ono三層結(jié)構(gòu)中的中層氮化硅的工藝包括低壓化學氣相沉積或等離子體增強化學氣相沉積工藝；形成所述三層結(jié)構(gòu)ono中的上層氧化硅的工藝包括熱氧化工藝。形成所述第二介質(zhì)層121的厚度范圍為80埃至160埃。

所述控制柵層122的材料為多晶硅，形成所述控制柵層122的工藝為本領域的技術人員熟知的技術，在此不再贅述。

參考圖13，結(jié)合參考圖14，執(zhí)行圖1中的步驟s21，圖13是本發(fā)明一個實施例的半導體存儲器件的存儲單元陣列區(qū)的布局示意圖，圖14至圖19是沿圖13的x1x1'、y1y1'、x2x2'和y2y2'線截取的合并的剖面結(jié)構(gòu)示意圖。

沿第二方向x刻蝕所述控制柵層122、第二介質(zhì)層121和浮柵層102，形成多個平行的第四溝槽114，每個第四溝槽114的延伸方向與第一溝槽111的延伸方向垂直，所述第四溝槽114的底部暴露出所述犧牲層108和隧穿氧化層101的表面，所述第四溝槽114的側(cè)壁包括所述控制柵層122、第二介質(zhì)層 121、以及浮柵層102。

在一些實施例中，刻蝕所述控制柵層122、第二介質(zhì)層121和浮柵層102的方法為：在所述控制柵層122上形成圖形化的第二硬掩模層123，以所述圖形化的第二硬掩模層123為掩模，采用濕法刻蝕或者各向異性的干法刻蝕工藝，刻蝕所述控制柵層122、第二介質(zhì)層121和浮柵層102，以形成第四溝槽114。

參考圖15至圖18，執(zhí)行圖1中的步驟s23，沿著第四溝槽114去除所述犧牲層108，具體方法如下：

參考圖15，在所述第二硬掩模層123上、第四溝槽114的側(cè)壁和底部依次形成第三襯墊層124和第四襯墊層125。形成所述第三襯墊層124和第四襯墊層125的目的在于，后續(xù)沿著第四溝槽114去除所述犧牲層108時，所述第三襯墊層124和第四襯墊層125可以保護所述控制柵層122的表面不受損傷；同時，這里形成的所述第四襯墊層125的厚度還可以精確控制形成于第四溝槽114底部、暴露出所述犧牲層108的開口的尺寸。在一個實施例中，形成所述第三襯墊層124的材料為二氧化硅，形成所述第三襯墊層124的工藝為高溫熱氧化工藝，所述第三襯墊層124的厚度范圍為20埃至40埃；形成所述第四襯墊層125的材料為二氧化硅，形成所述第四襯墊層125的工藝為化學氣相沉積工藝，所述第四襯墊層124的厚度范圍為50埃至150埃。

參考圖16，去除所述第四溝槽114底部的第三襯墊層124和第四襯墊層125，暴露出所述犧牲層108的表面，以在所述第四溝槽114的底部形成去除所述犧牲層108的開口。在一個實施例中，去除所述第四溝槽114底部的第三襯墊層124和第四襯墊層125的方法包括各向異性的干法刻蝕工藝。

需要說明的是，由于采用的是各向異性的干法刻蝕工藝，位于所述第四溝槽114的底部和所述第二硬掩模層123表面的第三襯墊層124和第四襯墊層125都被去除，而位于所述第四溝槽114側(cè)壁的第三襯墊層124和第四襯墊層125未被去除，因此所述控制柵層122的側(cè)壁可以受到所述第三襯墊層124和第四襯墊層125的保護，而所述控制柵層122的頂部可以受到所述第二硬掩模層123的保護，從而避免了在后續(xù)沿著第四溝槽114去除所述犧牲層 108時，所述控制柵層122受到損傷。

參考圖17，采用具有第三蝕刻選擇性的干法刻蝕工藝刻蝕所述第四溝槽114底部暴露出的所述犧牲層108的一部分，所述第三蝕刻選擇性為刻蝕犧牲層108的速率大于刻蝕第二襯墊層107、第三襯墊層124、第四襯墊層125以及第二介質(zhì)層121的速率。在一個實施例中，所述犧牲層108的材料為多晶硅，所述第二襯墊層107、第三襯墊層124、第四襯墊層125以及第二介質(zhì)層121的材料均為氧化物，因此所述第三蝕刻選擇性為刻蝕多晶硅的速率高于刻蝕氧化物的速率。

參考圖18，采用具有第三蝕刻選擇性的濕法刻蝕工藝進一步刻蝕所述犧牲層108，以完全去除所述犧牲層108(如圖17所示)，形成位于第二襯墊層107與第二介質(zhì)層121之間、沿第一溝槽方向111(如圖3所示)(即第一方向y)延伸的空氣隙130a。

需要說明的是，這里通過兩步刻蝕方法，即在采用具有第三蝕刻選擇性的濕法刻蝕工藝之前，先采用具有第三蝕刻選擇性的干法刻蝕工藝刻蝕所述犧牲層108，目的在于所述干法刻蝕工藝能夠增大后續(xù)濕法刻蝕工藝中的刻蝕劑與所述犧牲層108之間的接觸面積，有助于濕法刻蝕工藝徹底去除位于控制柵層122之下的犧牲層108。

參考圖19，在沿著第四溝槽114去除所述犧牲層108之后，還包括：在所述第二硬掩模層123上和第四襯墊層125表面形成第三介質(zhì)層126，以填充滿所述第四溝槽114，所述第三介質(zhì)層126的底部位于所述空氣隙130a之上。在一個實施例中，形成所述第三介質(zhì)層126的材料包括氧化硅，形成所述第三介質(zhì)層126的方法包括等離子體增強化學氣相沉積工藝。

相應地，本發(fā)明實施例還提供一種半導體存儲器件。

圖20是本發(fā)明一個實施例的半導體存儲器件的立體結(jié)構(gòu)示意圖。

參考圖20，所述半導體存儲器件包括：基底100、以及位于所述基底100上的多個平行的間隔排列的堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)包括依次位于基底上的隧穿介質(zhì)層101和浮柵層102，相鄰的堆疊結(jié)構(gòu)之間形成第一溝槽111，所述第一溝槽111延伸入基底100內(nèi)部，所述第一溝槽111的底部暴露出基底100、 側(cè)壁暴露出基底100、隧穿介質(zhì)層101和浮柵層102；位于第一溝槽111內(nèi)壁的第一襯墊層105、以及位于第一襯墊層105上的第一介質(zhì)層106，所述第一溝槽111內(nèi)的第一襯墊層105的高度介于所述浮柵層102與所述隧穿介質(zhì)層101之間，所述第一溝槽111內(nèi)的第一介質(zhì)層106的高度低于所述隧穿介質(zhì)層101；位于所述第一襯墊層105和第一介質(zhì)層106上的第二襯墊層107；空氣隙130a，位于所述第一溝槽111內(nèi)且沿第一溝槽111方向延伸，所述空氣隙130a的側(cè)壁與底部暴露出所述二襯墊層107；第二介質(zhì)層121，覆蓋所述浮柵層102和空氣隙130a的表面；控制柵層122，位于所述第二介質(zhì)層121上；位于所述控制柵層122和浮柵層102內(nèi)的多個平行的第四溝槽114，每個第四溝槽114的延伸方向與第一溝槽111的延伸方向垂直，所述第四溝槽114的底部暴露出所述空氣隙130a和隧穿介質(zhì)層101的表面；第三介質(zhì)層126，位于所述第四溝槽114內(nèi)且填充滿所述第四溝槽114。

其中，所述空氣隙130a的高度介于所述浮柵層102與隧穿介質(zhì)層101之間。所述空氣隙130a的縱向尺寸范圍為大于150埃。

在一些實施例中，所述控制柵層122表面還形成有第二硬掩模層123，以保護所述控制柵層122，所述第三介質(zhì)層126位于第四溝槽114內(nèi)以及所述第二硬掩模層123的表面。

在一些實施例中，所述半導體存儲器件還包括第三襯墊層124和第四襯墊層125，所述第三襯墊層124位于第四溝槽114的側(cè)壁，所述第四襯墊層125位于所述第三襯墊層124上，所述第三介質(zhì)層126位于所述第二硬掩模層123和第四襯墊層125上并且填充滿所述第四溝槽114。其中，所述第三襯墊層124的材料為二氧化硅，所述第三襯墊層124的厚度范圍為20埃至40埃；所述第四襯墊層125的材料包括二氧化硅，所述第四襯墊層125的厚度范圍為50埃至150埃。

所述第一襯墊層105的材料包括氧化硅，所述第一襯墊層105的厚度范圍為50埃至150埃；所述第一介質(zhì)層106的材料包括氧化硅或者玻璃；所述第二襯墊層107的材料包括氧化硅，所述第二襯墊層107的厚度范圍為30埃至80埃；所述第二介質(zhì)層121的材料包括氧化硅-氮化硅-氧化硅的三層結(jié)構(gòu)，所述第二介質(zhì)層121的厚度范圍為80埃至160埃；所述第三介質(zhì)層125的材 料包括氧化硅。

綜上所述，本發(fā)明實施例的形成方法，通過在第一溝槽內(nèi)形成位于隧穿氧化層附近的第一襯墊層和第一介質(zhì)層，并使用具有第一蝕刻選擇性的刻蝕工藝刻蝕所述第一介質(zhì)層，使其高度低于隧穿介質(zhì)層，從而形成第二溝槽；然后在第二溝槽內(nèi)形成犧牲層，為后續(xù)形成空氣隙占據(jù)了空間；再通過第四溝槽形成暴露出犧牲層表面的開口，通過所述開口去除所述犧牲層，形成位于第二襯墊層與第二介質(zhì)層之間且沿第一溝槽方向延伸的空氣隙。由于空氣的介電常數(shù)較低，形成的所述空氣隙位于相鄰浮柵層之間容易發(fā)生干擾的隧穿氧化層附近，極大地降低了位線之間的干擾，提高了半導體存儲器件的性能。此外，本發(fā)明實施例的形成方法，在沿著第四溝槽去除所述犧牲層時，通過兩步刻蝕方法，即在采用具有第三蝕刻選擇性的濕法刻蝕工藝之前，先采用具有第三蝕刻選擇性的干法刻蝕工藝刻蝕所述犧牲層，能夠增大后續(xù)濕法刻蝕工藝中的刻蝕劑與犧牲層之間的接觸面積，有助于濕法刻蝕工藝徹底去除位于控制柵層之下的犧牲層。

本發(fā)明實施例的器件，通過在第一溝槽內(nèi)靠近基底的部分形成第一介質(zhì)層，以隔離相鄰基底內(nèi)的有源區(qū)；在第一溝槽內(nèi)靠近隧穿氧化層的部分形成空氣隙。由于空氣的介電常數(shù)較低，所形成的空氣隙位于相鄰浮柵層之間容易發(fā)生干擾的隧穿氧化層附近，極大地降低位線之間的干擾，提高了半導體存儲器件的性能。此外，所述空氣隙位于所述第二介質(zhì)層與第二襯墊層之間，使得空氣隙的形狀與位置容易控制。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。