本發(fā)明是涉及一種半導(dǎo)體元件及其工藝，且特別涉及一種利用減少掩模數(shù)量的半導(dǎo)體元件及其工藝。

背景技術(shù)：

半導(dǎo)體元件微小化的演進(jìn)持續(xù)強(qiáng)調(diào)半導(dǎo)體元件的結(jié)構(gòu)集成度的重要性。相似地，特別是隨著制造越來越小的半導(dǎo)體元件的復(fù)雜度增加，半導(dǎo)體元件工藝的演進(jìn)持續(xù)著重于工藝成本與速率效率的重要性。制造商需要高良率、低成本以及可靠的半導(dǎo)體元件。

在半導(dǎo)體中，像是非易失性存儲(chǔ)元件，字線用于施加電壓至存儲(chǔ)單元，以編程、擦除或是以其他方式啟動(dòng)存儲(chǔ)單元。一般來說，每條字線終止于一字線接墊上。所述字線接墊可提供連接至用以施加電壓至所述字線的字線驅(qū)動(dòng)器。為了有效率地且可靠地控制存儲(chǔ)單元，將每條字線連接至單一接墊且每個(gè)接墊連接至單一字線是相當(dāng)重要的。因此，當(dāng)制造芯片時(shí)，必須分配足夠的空間以提供字線接墊的放置以及單一字線至每個(gè)字線接墊的連接。

因此，本領(lǐng)域中仍需要改善方法以有效率地制造半導(dǎo)體元件。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的各種實(shí)施例提供半導(dǎo)體元件及其制造方法。特別是，本發(fā)明的例示性實(shí)施例提供使用自合并輪廓(self-mergingprofile，smp)的自對(duì)準(zhǔn)多重圖案化方法來制造具有字線排列的非易失性存儲(chǔ)元件。舉例來說，本發(fā)明的一些實(shí)施例提供使用smp掩模自對(duì)準(zhǔn)四重圖案化(self-alignedquadruplepatterning，saqp)方法來制造具有字線排列的非易失性存儲(chǔ)元件。在例示性實(shí)施例中，smp自對(duì)準(zhǔn)四重圖案化方法需要使用比一般saqp方法用以制造非易失性存儲(chǔ)元件的字線主要區(qū)域較少的掩模。在例示性實(shí)施例中，smpsaqp方法使用最多三個(gè)掩模以制造非易失性存儲(chǔ)元件的字線主要區(qū)域。

本發(fā)明提供一種方案的半導(dǎo)體元件。在例示性實(shí)施例中，半導(dǎo)體元件包括(a)多條導(dǎo)線、(b)多個(gè)導(dǎo)電接墊、(c)多個(gè)虛擬尾部(dummytails)以及(c)多個(gè)閉環(huán)(closedloops)。各導(dǎo)電接墊與導(dǎo)線中之一、虛擬尾部中之一以及閉環(huán)中之一連接。

本發(fā)明提供另一種方案的制造半導(dǎo)體元件的方法。在例示性實(shí)施例中，所述方法提供空白芯片包括(a)基底、(b)膜疊層、(c)第二核心，以及(d)第一核心。所述第二核心位于所述第一核心與所述膜疊層之間。所述膜疊層位于所述第二核心與所述基底之間。所述方法還包括圖案化所述第一核心以形成第一排列以及在所述第二核心上與所述第一排列上定義第一組間隙壁。第一組間隙壁包括第一間隙壁以及相鄰的第二間隙壁。所述方法還包括通過所述第一組間隙壁刻蝕所述第二核心以形成第二排列。通過所述第一間隙壁與所述第二間隙壁刻蝕所述第二核心所形成的部分第二排列形成在所述第二排列中的雙重排列構(gòu)件。

在另一例示性實(shí)施例中，提供一種制造半導(dǎo)體元件的方法。所述方法通過包括不超過3個(gè)掩模的自合并輪廓圖案化方法形成多條導(dǎo)線、多個(gè)導(dǎo)電接墊、多個(gè)虛擬尾部以及多個(gè)閉環(huán)。

附圖說明

在此，本發(fā)明中的一般術(shù)語將參照以下附圖來說明，所述附圖不一定按照比例來繪制，其中：

圖1繪示為使用一般saqp方法制造非易失性存儲(chǔ)元件的字線主要區(qū)域。

圖2繪示為本發(fā)明的一實(shí)施例使用smpsaqp方法制造非易失性存儲(chǔ)元件的字線主要區(qū)域。

圖3為流程圖，以繪示本發(fā)明一實(shí)施例使用smpsaqp方法來完成非易失性存儲(chǔ)元件的工藝的各種流程與程序。

圖4a、5a、6a、7a、8a、10a、11a、12a、13a、14a、15以及16繪示為本發(fā)明一實(shí)施例在smpsaqp方法的各種步驟中的非易失性存儲(chǔ)元件的部分俯視圖。

圖4b、5b、6b、7b、8b、9a、9b、9c、10b、11b、12b、13b、14b、17a、17b、17c以及17d繪示為本發(fā)明一實(shí)施例在smpsaqp方法的各種步驟中的非易失性存儲(chǔ)元件的各種剖視圖。

圖4c、5c、6c、7c、8c、10c、11c、12c以及13c分別繪示為本發(fā)明一實(shí)施例的圖4a、5a、6a、7a、8a、10a、11a、12a以及13a的俯視圖的放大俯視圖。

【符號(hào)說明】

5、5a、5b、5c、5d：字線

10、10a、10b、10c、10d：字線接墊

14：虛擬線

15、15a、15b、15c、15d：虛擬尾部

20、20a、20b、20c、20d：閉環(huán)

40：虛擬區(qū)塊

50：串選擇線/地選擇線

100：字線主要區(qū)域

140：第一組間隙壁

145：第二組間隙壁

150：第一掩模

154：第二掩模

158：第三掩模

160：第一核心

165：第一排列

170：第二核心

175：第二排列

176：已修整的第二排列

180：字線膜疊層

190：基底

202、204、206、208、210、212、214、216：步驟

a、b、c、d：距離

e、e’、f、g、g’、h、i、j、k、l、m：尺寸

x1、x2、y1、y2：線

具體實(shí)施方式

在下文中本發(fā)明將參照附圖進(jìn)行更完整地詳細(xì)說明，但并未呈現(xiàn)本發(fā)明的所有實(shí)施例。實(shí)際上，本發(fā)明可以許多不同形式來實(shí)施而不應(yīng)被解釋為限制到下文中所闡述的實(shí)施例。相反地，所提供的實(shí)施例使得本發(fā)明將滿足適用的法律需求。下文中，相似的標(biāo)號(hào)表示相似的構(gòu)件。

本發(fā)明的各種實(shí)施例提供使用smp自對(duì)準(zhǔn)多重圖案化方法來制造具有導(dǎo)線排列與周邊區(qū)的半導(dǎo)體元件。在各種實(shí)施例中，周邊區(qū)可包括多個(gè)導(dǎo)電接墊，使得每條導(dǎo)線與一個(gè)導(dǎo)電接墊直接電性接觸。在例示性實(shí)施例中，半導(dǎo)體元件可以是非易失性存儲(chǔ)元件。舉例來說，半導(dǎo)體元件可以是與非(nand)閃存元件、或非(nor)閃存元件、可編程邏輯器件(pld)以和/或類似元件。所述導(dǎo)線排列例如可以是字線排列，而所述周邊區(qū)例如可以是字線主要區(qū)域。使用制造字線排列與字線主要區(qū)域的smpsaqp方法所制造的非易失記憶半導(dǎo)體元件的例示性實(shí)施例在此處將用以當(dāng)作使用smp自對(duì)準(zhǔn)多重圖案化方法來制造半導(dǎo)體元件的導(dǎo)線排列與周邊區(qū)的例子。

圖1繪示為使用一般saqp方法制造非易失性存儲(chǔ)元件的字線主要區(qū)域。具體來說，字線主要區(qū)域包括多條字線5(例如是5a、5b、5c、5d)以及對(duì)應(yīng)的字線接墊10(例如是10a、10b、10c、10d)。字線主要區(qū)域還包括串選擇線與地選擇線(ssl/gsl)50，其通常用以選擇特定的存儲(chǔ)單元來進(jìn)行編程、擦除、讀取和/或其他類似步驟。

用以制造字線區(qū)域的一般saqp方法，如圖1所繪示，包括使用4個(gè)掩模(例如是光掩模)。具體來說，第一掩模用以定義字線排列圖案(例如是字線排列(polylinearray，pla)掩模)。然后，第二掩模用以放大所述字線布線空間，使得字線接墊10(例如是字線頭部(polylinehead，plh)掩模)的放置具有足夠的空間。接著，第三掩模用以定義字線接墊10(例如是字線接墊(polylinepad，plp)掩模)。最后，第四掩模用以定義切口以確保每個(gè)字線接墊(例如是字線切斷(polylinecut，plc)掩模)(例如是10a)與只有一條字線(例如是5a)直接電性連接，而不是與任何其他字線直接電性連接。在此，直接電性連接是指通過一導(dǎo)體將兩個(gè)構(gòu)件放置為彼此電性連接。因此，一般saqp方法需要使用4個(gè)掩模以提供如圖1所繪示的字線主要區(qū)域。

舉例來說，saqp方法包括對(duì)空白芯片形成第一掩模層(例如是通過光刻工藝使用pla掩模)。然后，刻蝕空白芯片的第一核心以在第一核心中形成第一排列。之后，移除第一掩模層。間隙壁沿著第一排列的邊緣沉積，然后移除第一排列。舉例來說，間隙壁材料沉積在空白芯片以及第一排列的暴露部位上。然后，刻蝕所述間隙壁材料以提供沿著第一排列的近似垂直邊緣的間隙壁。接著可使用干式或濕式剝離法以移除第一排列的剩余部分。第二掩模層(例如是通過光刻工藝使用plh掩模)接著形成在空白芯片上以增加所形成的字線之間的距離，使得所形成的字線之間具有足夠的空間以放置字線接墊。之后，可通過間隙壁與第二掩模層刻蝕第二核心，以定義第二排列。然后，可移除間隙壁與第二掩模層。接著，第二組間隙壁可沿著第二排列的邊緣形成。之后，移除第二排列。對(duì)空白芯片使用第三掩模層(例如是通過光刻工藝使用plp掩模)。通過使用第三掩模層與第二組間隙壁當(dāng)作刻蝕掩模，進(jìn)行另一刻蝕，以在空白芯片上形成字線排列與字線接墊。之后，移除第三掩模層與第二組間隙壁。接著，在空白芯片上形成第四掩模層(例如是通過光刻工藝使用plc掩模)用以定義切口以確保相鄰的字線接墊不會(huì)彼此直接電性連接。通過使用第四掩模層進(jìn)行刻蝕工藝以刻蝕底層材料以確保相鄰的字線接墊不會(huì)彼此直接電性連接。之后，移除第四掩模層。

圖2繪示為使用smp自對(duì)準(zhǔn)多重圖案化方法制造非易失性存儲(chǔ)元件的字線主要區(qū)域的一實(shí)施例。具體來說，使用smpsaqp方法來制造字線主要區(qū)域100。字線主要區(qū)域100包括多條字線5(例如是5a、5b、5c、5d)以及對(duì)應(yīng)的字線接墊10(例如是10a、10b、10c、10d)。應(yīng)注意的是，在圖1中，兩條相鄰字線(例如是5c與5d)在任何時(shí)候?yàn)楸舜似叫谢蚍雌叫小Ｈ欢?，如圖2所示，兩條相鄰字線(例如是5a與5b)在字線的長(zhǎng)度的第一部分為平行，而在字線的長(zhǎng)度的第二部分為彼此垂直和/或不平行。在例示性實(shí)施例中，相比于一些其他字線，使用smpsaqp方法制造字線主要區(qū)域100的至少一些字線具有更多轉(zhuǎn)彎(turns)。舉例來說，如圖2所示，相比于字線5a，字線5b具有額外的轉(zhuǎn)彎。每條字線(例如是5a)剛好與一個(gè)字線接墊(例如是10a)直接電性連接。每個(gè)字線接墊(例如是10a)不會(huì)與任何其他字線接墊(例如是10b)直接電性連接。字線主要區(qū)域100也包括ssl/gsl50。

另外，字線主要區(qū)域100包括多個(gè)虛擬尾部15(例如是15a、15b、15c、15d)以及多個(gè)閉環(huán)20(例如是20a、20b、20c、20d)。每個(gè)虛擬尾部(例如是15a)與每個(gè)閉環(huán)(例如是20a)剛好對(duì)應(yīng)一個(gè)字線接墊(例如是10a)。虛擬尾部15與閉環(huán)20為用于制造字線主要區(qū)域100的減少掩模數(shù)量saqp工藝的殘留物。字線主要區(qū)域100還包括虛擬區(qū)塊40。虛擬區(qū)塊40可被配置例如是用以減少刻蝕工藝期間對(duì)字線接墊10與ssl/gsl50的損傷。在一些實(shí)施例中，第一閉環(huán)(例如是20a)與相鄰的第二閉環(huán)(例如是20b)位于對(duì)應(yīng)的字線接墊(例如是10a與10b)之間。

如上所述，非易失性存儲(chǔ)元件的字線主要區(qū)域?yàn)楸景l(fā)明一例示性實(shí)施例。舉例來說，在各種實(shí)施例中，字線主要區(qū)域100為半導(dǎo)體元件的周邊區(qū)的一種示例。多條字線5(例如是5a、5b、5c、5d)為半導(dǎo)體元件的一種用以電性連接的例示性導(dǎo)線。舉例來說，在各種實(shí)施例中，導(dǎo)線可不具有字線的功能。字線接墊10(例如是10a、10b、10c、10d)為半導(dǎo)體元件的一種例示性導(dǎo)電接墊，其可用以連接對(duì)應(yīng)的導(dǎo)線以及配置在導(dǎo)電接墊上的導(dǎo)電通孔。經(jīng)由導(dǎo)電通孔可在不同導(dǎo)體層(例如是金屬層)之間建立電性連接。

在各種實(shí)施例中，字線主要區(qū)域100通過使用最多3個(gè)掩模的smpsaqp工藝來制造。舉例來說，第一掩?？杀挥靡远x字線排列圖案(例如是字線排列(pla)掩模)。第二掩模可被用以定義字線接墊圖案(例如是字線接墊(plp)掩模)。第三掩?？杀挥靡远x字線末端切口區(qū)域，使得虛擬線14(參照?qǐng)D14)被切斷以形成虛擬尾部15。因此，制造字線主要區(qū)域100的smpsaqp方法不包括用以放大字線布線空間，使得字線接墊10(例如是字線頭部(plh)掩模)的放置具有足夠的空間。因此，smpsaqp方法比一般用以制造字線主要區(qū)域的saqp方法需要較少掩模。

圖3提供一種流程圖，以繪示本發(fā)明例示性實(shí)施例可完成非易失性存儲(chǔ)元件的工藝的各種流程與程序。為了利于字線主要區(qū)域100的制造，提供空白芯片。例示性空白芯片的各種剖面如圖4b所示。舉例來說，空白芯片可包括基底190、字線膜疊層180、第二核心170以及第一核心160?；?90可以是硅基底和/或類似基底?；?90例如可以是晶圓。舉例來說，字線膜疊層180可包括位于控制柵極層上的一個(gè)或更多個(gè)硬掩模(例如是氧化層)、位于控制柵極層下的浮置柵極層、位于浮置柵極層與控制柵極層之間的內(nèi)介電層或位于浮置柵極層下的穿隧介電層(例如是氧化層)。在各種實(shí)施例中，字線膜疊層可由多晶硅、氧化物、硅和/或其他用以制造所述元件的材料所構(gòu)成。第一核心160、第二核心170或上述兩個(gè)核心可包括多晶硅、先進(jìn)圖案化膜、氧化物、氮化硅與硅中的至少一個(gè)。

從圖3的步驟202開始，第一掩模用以定義第一核心160中的第一排列165。第一掩模150例如可以是用于空白芯片上。舉例來說，光刻膠材料層可形成在空白芯片上且預(yù)烘烤以除去多余的光刻膠溶劑。接著，將光刻膠層暴露在光圖案上，以移除光刻膠層經(jīng)暴露的區(qū)域，借此形成第一掩模150。第一掩模150例如可以是配置在第一核心160上，如圖4a、圖4b以及圖4c所示。如圖4a所示的線y1、y2以及x1呈現(xiàn)對(duì)應(yīng)于如圖4b所示的y1、y2以及x1剖面的部分空白芯片。圖4a的框形區(qū)域呈現(xiàn)圖4c的放大俯視圖所示的部分空白芯片。所述掩模可定義第一排列165的特征(如圖5a、圖5b以及圖5c所示)。濕法或干法刻蝕工藝可被用以移除未被第一掩模150所保護(hù)的部分第一核心160。然后，移除第一掩模150。舉例來說，光刻膠層的剩余部分可被移除或灰化，使得第一掩模150被移除并暴露出第一排列165。因此，第一核心160可被圖案化以從其中形成第一排列165。

圖5a、5b以及5c為第一掩模150已從第一排列165上被移除的空白芯片的俯視圖與各種剖面。在例示性實(shí)施例中，距離a為30納米至50納米，距離b為50納米至100納米，距離c為大于50納米，而距離d為大于150納米。

回到圖3，在步驟204中定義第一組間隙壁140。舉例來說，可通過第一排列165來定義第一組間隙壁140。間隙壁材料像是氧化物、低溫氧化物(lto)、硅、氮化硅和/或類似材料，例如可以沉積在空白芯片上。間隙壁材料層例如可以是沉積在第二核心170被暴露的表面上以及第一排列165的側(cè)壁以及被暴露的表面上。接著，可刻蝕間隙壁材料并移除水平表面上的間隙壁材料，使得第一組間隙壁140形成在第二核心170上以及第一排列165的圖案化的第一核心160的側(cè)壁上。圖6a、圖6b以及圖6c繪示間隙壁材料已沉積在被暴露的第二核心170以及第一排列165上并刻蝕以提供間隙壁140之后的空白芯片的例示俯視圖與剖面。接著，使用干式或濕式剝除法以移除第一排列165的剩余部分。圖7a、圖7b以及圖7c繪示第一排列165被剝除之后第一組間隙壁140的俯視圖與剖面。在例示性實(shí)施例中，間隙壁之一的寬度，如尺寸e所示可以是20納米至40納米，尺寸f所指的空間寬度可小于20納米，而尺寸g可大于30納米。

繼續(xù)參照?qǐng)D3，在步驟206中，通過第一組間隙壁140在第二核心170中定義第二排列175。例如可以是進(jìn)行干法或濕法刻蝕法以移除未被第一組間隙壁140所保護(hù)的部分第二核心170。接著，可移除第一組間隙壁140。舉例來說，可利用硬掩模移除工藝來移除第一組間隙壁140。圖8a、圖8b以及圖8c呈現(xiàn)移除第一組間隙壁140之后的第二排列175。在例示性實(shí)施例中，尺寸h可以是50納米至100納米。

需注意的是，第二排列175包括比第一組間隙壁140少的構(gòu)件。具體來說，通過尺寸f(例如是小于20納米)分隔的間隙壁140可被定義為第二排列的單一構(gòu)件。圖9a、圖9b以及圖9c提供3個(gè)不同工藝點(diǎn)所定義的第二排列175的剖面。在工藝的開始，如圖9a所示，第一組間隙壁140中的兩個(gè)間隙壁被小于20納米的距離分隔。當(dāng)刻蝕進(jìn)行時(shí)，位于兩個(gè)間隙壁之間的部分第二核心170完整保留且不被移除，如圖9b所示。一般來說，使用smp的方法不必受限于相鄰間隙壁之間小于20納米的情況。反之，smp方法適用于相鄰間隙壁的任意間距，使得刻蝕氣體不會(huì)穿透相鄰間隙壁之間的空間。因此，在刻蝕期間中位于兩個(gè)間隙壁之間的第二核心170完整保留。smp方法可參照?qǐng)D9a與圖9b以及此兩圖的相關(guān)說明。圖9c呈現(xiàn)包括兩個(gè)雙重排列構(gòu)件的一部分第二排列175。雙重排列構(gòu)件為通過smp所形成的排列構(gòu)件，其中兩個(gè)或更多個(gè)間隙壁定義一個(gè)排列構(gòu)件。舉例來說，雙重排列構(gòu)件可通過刻蝕第二核心170以在第二排列175形成。在一實(shí)施例中，每個(gè)雙重排列構(gòu)件被小于20納米的距離所分隔的兩個(gè)間隙壁140所定義。此外，雙重排列構(gòu)件可比單一間隙壁所定義的單一排列構(gòu)件更寬。舉例來說，在一實(shí)施例中，單一排列構(gòu)件可具有20納米至40納米寬度(例如是尺寸e)，而雙重排列構(gòu)件可具有50納米至100納米寬度(例如是尺寸h)。

繼續(xù)參照?qǐng)D3，在步驟208中，可修整第二排列175。舉例來說，可進(jìn)行刻蝕工藝或其他修整工藝以修整第二排列175至合適的臨界尺寸(criticaldimensions，cd)。具體來說，第二排列175可被修整以在相鄰字線之間提供適當(dāng)間距。圖10a、圖10b以及圖10c繪示已修整的第二排列176的俯視圖與剖面。在例示性實(shí)施例中，尺寸j可以是10納米至20納米，尺寸i可以是40納米至80納米。在例示性實(shí)施例中，尺寸g’可大于30納米。

繼續(xù)參照?qǐng)D2的步驟210，通過已修整的第二排列176來定義第二組間隙壁145。間隙壁材料像是氧化物、低溫氧化物(lto)、硅、氮化硅和/或類似材料，例如可以沉積在空白芯片上。間隙壁材料層例如可以是沉積在字線膜疊層180被暴露的表面上以及已修整的第二排列176的側(cè)壁以及被暴露的表面上。接著，可刻蝕間隙壁材料并移除水平表面上的間隙壁材料，使得第二組間隙壁145形成在字線膜疊層180上以及第二排列175的圖案化的第二核心170的側(cè)壁上。圖11a、圖11b以及圖11c繪示間隙壁材料已沉積在被暴露的字線膜疊層180以及已修整的第二排列176上并刻蝕以提供間隙壁145之后的空白芯片的例示俯視圖與剖面。接著，可使用干式或濕式剝除法以移除已修整的第二排列176的剩余部分。圖12a、圖12b以及圖12c繪示已修整的第二排列176被剝除之后第二組間隙壁145的俯視圖與剖面。在例示性實(shí)施例中，間隙壁145之一的寬度，如尺寸e’所示可以是10納米至20納米。

在步驟212中，如圖3所示，可使用第二掩模154。第二掩?？杀慌渲靡远x字線接墊10、虛擬區(qū)塊40、ssl/gsl50和/或字線主要區(qū)域100的其他特征。舉例來說，光刻膠材料層可形成在被暴露的字線膜疊層180和/或第二組間隙壁145上，并預(yù)烘烤以除去多余的光刻膠溶劑。接著，將光刻膠層暴露在光圖案上，以移除光刻膠層經(jīng)暴露的區(qū)域，藉此形成第二掩模154。第二掩模154例如可以是配置在字線膜疊層180和/或第二組間隙壁145上，如圖13a、圖13b以及圖13b所示。在一實(shí)施例中，尺寸k可大于20納米，尺寸1可大于20納米，而尺寸m可大于10納米。

繼續(xù)參照?qǐng)D3，在步驟214中，刻蝕字線膜疊層180以定義多條字線5、多個(gè)字線接墊10、多條虛擬線14、多個(gè)閉環(huán)20、一個(gè)或更多個(gè)虛擬區(qū)塊40、一個(gè)或更多個(gè)ssl/gsl50和/或類似構(gòu)件。舉例來說，濕式或干式刻蝕工藝可用以移除未被第二掩模154和/或第二組間隙壁145保護(hù)的部分字線膜疊層180。接著，移除第二掩模154。例如，光刻膠層的剩余部分可被移除或灰化，使得第二掩模154被移除。第二組間隙壁145也被移除。舉例來說，可利用硬掩模移除工藝來移除第二組間隙壁145。圖14a以及圖14b呈現(xiàn)移除第二掩模154與第二組間隙壁145之后的字線主要區(qū)域100的俯視圖與各種剖面。如圖14a與圖14b所示，多條字線5、多個(gè)字線接墊10、多條虛擬線14以及多個(gè)閉環(huán)20構(gòu)成為配置在基底190上的字線膜疊層180的同一層。

回到圖3，在步驟216中，第三掩模158被用以切斷虛擬線14以形成虛擬尾部15。舉例來說，第三掩模158用于多條字線5、多個(gè)字線接墊10、多個(gè)閉環(huán)20、ssl/gsl50、至少一部分的虛擬區(qū)塊40、一部分的虛擬線14和/或類似構(gòu)件上。第三掩模158可被配置以切斷每條虛擬線14以形成兩個(gè)不同的虛擬尾部15，所述兩個(gè)虛擬尾部15彼此不直接電性連接。舉例來說，光刻膠材料層可形成在字線膜疊層180所定義的構(gòu)件與被暴露的基底190上，并預(yù)烘烤以除去多余的光刻膠溶劑。接著，將光刻膠層暴露在光圖案上，以移除光刻膠層經(jīng)暴露的區(qū)域，藉此形成第三掩模158。第三掩模158例如可以是沉積在字線膜疊層180所定義的構(gòu)件和/或被暴露的基底190上，如圖15所示。之后，進(jìn)行刻蝕以切斷每條虛擬線14以形成彼此不直接電性連接的兩個(gè)虛擬尾部15。舉例來說，濕式或干式刻蝕工藝可用以移除未被第三掩模158保護(hù)的部分字線膜疊層180。接著，移除第三掩模158。例如，光刻膠層的剩余部分可被剝除或灰化，使得第三掩模158被移除。圖16提供第三掩模158被移除之后的字線主要區(qū)域100的俯視圖。

圖17a、圖17b、圖17c以及圖17d呈現(xiàn)在4個(gè)不同時(shí)間點(diǎn)上應(yīng)用第三掩模158進(jìn)行所述刻蝕以切斷虛擬線14以形成虛擬尾部并移除第三掩模158的剖面圖。圖17a、圖17b、圖17c以及圖17d的剖面圖對(duì)應(yīng)于圖15與圖16的線x2。圖17a呈現(xiàn)在應(yīng)用第三掩模158之前的線x2的剖面圖。圖17b呈現(xiàn)在應(yīng)用第三掩模158之后的線x2的剖面圖。圖17c呈現(xiàn)在進(jìn)行所述刻蝕并切斷虛擬線14之后的線x2的剖面圖。圖17d呈現(xiàn)在移除第三掩模158之后的線x2的剖面圖。

在各種實(shí)施例中，化學(xué)機(jī)械研磨(cmp)步驟在smp自對(duì)準(zhǔn)多重圖案化工藝中在多個(gè)階段點(diǎn)中被完成。舉例來說，在移除第二掩模154與第二組間隙壁145之后，使用第三掩模158之前，可插入cmp步驟。在另一示例中，在移除第三掩模158之后，cmp步驟可被完成。需理解各種其他工藝可在此工藝中、之前或是之后所述步驟更進(jìn)一步地定義字線主要區(qū)域100的構(gòu)件，和/或電性連接和/或機(jī)械連接字線主要區(qū)域100的構(gòu)件至非易失性存儲(chǔ)元件的其他構(gòu)件。

需注意的是，通過smpsaqp工藝以制造字線主要區(qū)域100的工藝不需要掩模以放大所述字線布線空間，使得字線接墊10(例如是字線頭部(plh)掩模)的放置具有足夠的空間。應(yīng)更進(jìn)一步地注意虛擬尾部15與閉環(huán)20為smpsaqp工藝中自然產(chǎn)生的殘留物。在smpsaqp工藝中一個(gè)或更多個(gè)自合并輪廓可被用以形成字線主要區(qū)域100的形狀。如上述，此方法的教示可用于各種非易失性記憶工藝的應(yīng)用，其中自對(duì)準(zhǔn)多重圖案化方法可用以定義排列(例如是字線排列)、周邊(例如是字線接墊)以及排列與周邊之間的連接。

本領(lǐng)域技術(shù)人員將了解，本發(fā)明許多修改以及其他實(shí)施例具有上述描述與相關(guān)附圖中所呈現(xiàn)的教示優(yōu)點(diǎn)。因此，應(yīng)了解，本發(fā)明并不限于所公開的特定實(shí)施例，而且修改以及其他實(shí)施例包含在所權(quán)利要求保護(hù)范圍之內(nèi)。盡管本文中所采用特定術(shù)語，但其僅以一般性及描述性含義使用，而非用于限制本發(fā)明。