本申請案享有以日本專利申請案2015-179129號(申請日：2015年9月11日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實施方式涉及一種半導(dǎo)體裝置。

背景技術(shù)：

形成在半導(dǎo)體晶片上的多個半導(dǎo)體元件通過沿設(shè)置在半導(dǎo)體晶片的切割區(qū)域進行切割而被分割為多個半導(dǎo)體芯片。存在如下情況，即泄漏電流在通過切割而形成的半導(dǎo)體芯片的端部流動而破壞半導(dǎo)體芯片。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施方式提供能夠抑制在半導(dǎo)體芯片的端部流動的泄漏電流的半導(dǎo)體裝置。

實施方式的半導(dǎo)體裝置包括：p型半導(dǎo)體襯底，包括第一面、第二面及端面，且包括設(shè)置在所述第一面與所述端面的角部的n型區(qū)域；氮化物半導(dǎo)體層，設(shè)置在所述第一面上；及電極，設(shè)置在所述氮化物半導(dǎo)體層上。

附圖說明

圖1(a)及(b)是表示第一實施方式的半導(dǎo)體裝置的示意圖。

圖2是表示第一實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

圖3是表示第一實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

圖4是表示第一實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

圖5是表示第一實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

圖6是表示第一實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

圖7是表示第一實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

圖8是表示第一實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

圖9是表示第一實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

圖10是表示第一實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

圖11(a)及(b)是表示第二實施方式的半導(dǎo)體裝置的示意圖。

具體實施方式

以下，一面參照圖式一面對本發(fā)明的實施方式進行說明。另外，在以下的說明中，對相同或類似的構(gòu)件等附上相同符號，且適當(dāng)省略一度說明的構(gòu)件等的說明。

此外，本說明書中，“GaN系半導(dǎo)體”是指GaN(氮化鎵)、AlN(氮化鋁)、InN(氮化銦)、及包括其等的中間組成的半導(dǎo)體的總稱。

(第一實施方式)

本實施方式的半導(dǎo)體裝置包括：p型半導(dǎo)體襯底，包括第一面、第二面及端面，且包括設(shè)置在第一面與端面的角部的n型區(qū)域；氮化物半導(dǎo)體層，設(shè)置在第一面上；及電極，設(shè)置在氮化物半導(dǎo)體層上。

圖1是表示本實施方式的半導(dǎo)體裝置的示意圖。圖1(a)是半導(dǎo)體裝置的剖視圖，圖1(b)是半導(dǎo)體裝置的俯視圖。

本實施方式的半導(dǎo)體裝置為半導(dǎo)體芯片100。半導(dǎo)體芯片100包括p型硅襯底(p型半導(dǎo)體襯底)10、GaN系半導(dǎo)體層(氮化物半導(dǎo)體層)12、源極電極14、漏極電極16、及柵極電極18。p型硅襯底10包括p型區(qū)域10a、及n型區(qū)域20。GaN系半導(dǎo)體層12包括第一GaN系半導(dǎo)體膜12a、及第二GaN系半導(dǎo)體膜12b。

在半導(dǎo)體芯片100上形成有半導(dǎo)體元件。半導(dǎo)體元件例如為HEMT(High Electron Mobility Transistor，高電子遷移率晶體管)。p型硅襯底10包括第一面P1、第二面P2及端面E。p型硅襯底10含有p型雜質(zhì)。p型雜質(zhì)例如為硼(B)。p型硅襯底10的p型雜質(zhì)濃度例如為1×10¹⁴cm^-3以上且5×10¹⁸cm^-3以下。此外，例如為1×10¹⁴cm^-3以上且5×10¹⁵cm^-3以下。

p型硅襯底10在第一面P1與端面E的角部包括n型區(qū)域20。n型區(qū)域20含有n型雜質(zhì)。n型雜質(zhì)例如為磷(P)或砷(As)。n型區(qū)域20的n型雜質(zhì)濃度高于p型硅襯底10的p型雜質(zhì)濃度。n型區(qū)域20的n型雜質(zhì)濃度例如為1×10¹⁸cm^-3以上且1×10²¹cm^-3以 下。

另外，p型硅襯底10的p型雜質(zhì)濃度、n型區(qū)域20的n型雜質(zhì)濃度，能夠通過SIMS(Secondary Ion Mass Spectrometry，次級離子質(zhì)譜法)測定。

通過在p型硅襯底10內(nèi)形成n型區(qū)域20而在p型硅襯底10內(nèi)形成PIN二極管。p型硅襯底10的p型區(qū)域10a成為PIN二極管的陽極電極，n型區(qū)域20成為PIN二極管的陰極電極。

如圖1(b)所示般，n型區(qū)域20在第一面P1以包圍p型區(qū)域10a的方式設(shè)置。另外，p型區(qū)域10a為p型半導(dǎo)體襯底10的一部分，該一部分為與第一面接觸的包括p型導(dǎo)電性的區(qū)域。

n型區(qū)域20與p型區(qū)域10a之間的接合是在p型硅襯底10的端面E終結(jié)。

GAN系半導(dǎo)體層12包括第一GaN系半導(dǎo)體膜12a與第二GaN系半導(dǎo)體膜12b的積層構(gòu)造。第二GaN系半導(dǎo)體膜12b設(shè)置在第一GaN系半導(dǎo)體膜12a上。第二GaN系半導(dǎo)體膜12b的帶隙能大于第一GaN系半導(dǎo)體膜12a的帶隙能。

第一GaN系半導(dǎo)體膜12a例如為氮化鎵(GaN)。第二GaN系半導(dǎo)體膜12b例如為氮化鋁鎵(AlGaN)膜。

在第二GaN系半導(dǎo)體膜12b的表面設(shè)置有HEMT的源極電極14、漏極電極16、及柵極電極18。源極電極14、漏極電極16、及柵極電極18例如為金屬。

在源極電極14、漏極電極16、及柵極電極18上設(shè)置有例如未圖示的保護膜。保護膜為例如硅氧化膜。也可在第二GaN系半導(dǎo)體膜12b與柵極電極18之間設(shè)置有未圖示的柵極絕緣膜。

p型硅襯底10的寬度(圖1(b)中的W₁)寬于GaN系半導(dǎo)體層12的寬度(圖1(b)中的W₂)。換言之，在半導(dǎo)體芯片100的端部，p型硅襯底10的一部分相對于GaN系半導(dǎo)體層12而突出。

GaN系半導(dǎo)體層12的一部分設(shè)置在n型區(qū)域20上。GaN系半導(dǎo)體層12的端部設(shè)置在n型區(qū)域20上。換言之，GaN系半導(dǎo)體層12的端部與n型區(qū)域20在第一面P1重疊。

圖2-圖10是表示本實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。

首先，準(zhǔn)備在p型硅襯底10上設(shè)置有GaN系半導(dǎo)體層12的半導(dǎo)體晶片(圖2)。p型硅襯底10包括第一面P1與第二面P2。

p型硅襯底10的膜厚例如為1mm以上且2mm以下。GaN系半導(dǎo)體層12的膜厚例如為5μm以上且10μm以下。

GaN系半導(dǎo)體層12設(shè)置在p型硅襯底10的第一面P1上。GaN系半導(dǎo)體層12通過外延成長而形成在p型硅襯底10上。GaN系半導(dǎo)體層12包括例如GaN膜與AlGaN膜的積層構(gòu)造。形成在GaN膜與AlGaN膜的界面的二維電子氣(2DEG，two-dimensional electron gas)成為HEMT的載子。

其次，在GaN系半導(dǎo)體層12上形成多個半導(dǎo)體元件。半導(dǎo)體元件例如為HEMT。例如，在GaN系半導(dǎo)體層12的表面形成HEMT的源極電極14、漏極電極16、及柵極電極18(圖3)。在源極電極14、漏極電極16、及柵極電極18上形成例如未圖示的保護膜。保護膜例如為硅氧化膜。

繼而，對切割區(qū)域的GaN系半導(dǎo)體層12選擇性地蝕刻直至硅襯底10露出為止(圖4)。切割區(qū)域是指用以通過切割而將多個半導(dǎo)體元件分割為多個半導(dǎo)體芯片的包括特定寬度的預(yù)定區(qū)域。切割區(qū)域設(shè)置在GaN系半導(dǎo)體層12的表面?zhèn)取Ｎ丛谇懈顓^(qū)域形成半導(dǎo)體元件的圖案。切割區(qū)域例如在GaN系半導(dǎo)體層12的表面?zhèn)纫詤^(qū)隔半導(dǎo)體元件的方式設(shè)置為格子狀。

GaN系半導(dǎo)體層12的蝕刻通過例如RIE(Reactive Ion Etching，反應(yīng)性離子蝕刻)而進行。GaN系半導(dǎo)體層12的蝕刻例如是以未圖示的抗蝕劑為掩模而進行。GaN系半導(dǎo)體層12的蝕刻也能夠通過其他的干式蝕刻、濕式蝕刻而進行。

其次，對露出于切割區(qū)域的p型硅襯底10離子注入n型雜質(zhì)(圖5)。通過離子注入n型雜質(zhì)而形成有n型區(qū)域20。n型雜質(zhì)例如為磷(P)。n型雜質(zhì)也可為砷(As)。n型雜質(zhì)例如能夠通過激光退火而活化。

繼而，將支撐構(gòu)件24貼合于GaN系半導(dǎo)體層12上(圖6)。支撐構(gòu)件24例如使用粘接層26粘接于GaN系半導(dǎo)體層12。

支撐構(gòu)件24在將半導(dǎo)體晶片削薄時包括對半導(dǎo)體晶片進行補強的功能。支撐構(gòu)件24例如為玻璃襯底。

繼而，將p型硅襯底10從p型硅襯底10的第二面P2側(cè)除去而使之變薄(圖7)。使p型硅襯底10的厚度變薄至例如100μm以上且200μm以下。

p型硅襯底10的除去即為所謂的背面研磨。硅襯底10的除去通過例如使用金剛石輪的磨削而進行。

其次，將樹脂片材32貼附于p型硅襯底10的第二面P2側(cè)(圖8)。樹脂片材32例如為切割帶。樹脂片材32例如用于操作而固定在金屬框架。

其次，從半導(dǎo)體晶片剝離支撐構(gòu)件24(圖9)。

繼而，將GaN系半導(dǎo)體層12之間的p型硅襯底10從第一面P1側(cè)通過刀片切割而 切斷(圖10)。將p型硅襯底10沿著切割區(qū)域切斷。

其后，通過從p型硅襯底10剝離樹脂片材32，而獲得所分割的多個半導(dǎo)體芯片(半導(dǎo)體裝置)100。

通過所述制造方法而能夠容易地制造圖1所示的本實施方式的半導(dǎo)體芯片100。

其后，安裝各個半導(dǎo)體芯片100而形成半導(dǎo)體封裝。例如，粘接于引線架上并利用塑模樹脂密封。

以下，對本實施方式的半導(dǎo)體裝置的作用及效果進行說明。

存在由在半導(dǎo)體芯片的端部流動的泄漏電流破壞半導(dǎo)體芯片的情況。半導(dǎo)體芯片的破壞例如通過形成在半導(dǎo)體芯片的上表面的電極與半導(dǎo)體襯底短路而產(chǎn)生。

在如本實施方式般的HEMT的情況下，通過在例如被施加有較高的正電壓的漏極電極16與例如固定在接地電位的p型硅襯底10之間流動泄漏電流而產(chǎn)生發(fā)熱，從而引起絕緣膜的絕緣破壞。

泄漏電流例如順著存在于GaN系半導(dǎo)體層12的端部表面或p型硅襯底10的端面E的水分或?qū)щ娦缘奈⒘６鬟^半導(dǎo)體芯片100的端部表面?；蛘?，穿過切割時在GaN系半導(dǎo)體層12的端部產(chǎn)生的裂痕而流過半導(dǎo)體芯片100的端部。GaN系半導(dǎo)體與硅相比而較硬且較脆，因此與硅相比在切割時易于產(chǎn)生裂痕。此外，形成在硅襯底上的GaN系半導(dǎo)體尤其容易因其等的應(yīng)力差而產(chǎn)生裂痕。

在本實施方式中，通過在p型硅襯底10的角部形成n型區(qū)域20而設(shè)置PIN二極管。即便施加至漏極電極16的較高的正電壓經(jīng)由GaN系半導(dǎo)體層12的端部而施加至p型硅襯底10的端部的角部，PIN二極管也會成為反向偏壓。

因此，能夠防止在漏極電極16與p型硅襯底10之間流動泄漏電流。由此，能夠抑制半導(dǎo)體芯片100的破壞。

此外，較理想的是使GaN系半導(dǎo)體層12的端部與n型區(qū)域20在第一面P1重疊。通過GaN系半導(dǎo)體層12的端部與n型區(qū)域20重疊，而能夠有效地抑制穿過在GaN系半導(dǎo)體層12的端部產(chǎn)生的裂痕而流動泄漏電流。

此外，在本實施方式中，GaN系半導(dǎo)體層12與p型硅襯底10的p型區(qū)域10a直接接觸。例如，在p型硅襯底10固定在接地電位的情況下，通過GaN系半導(dǎo)體層12與p型區(qū)域10a接觸，而使形成在襯底部的二極管作為保護元件發(fā)揮作用，從而使形成在GaN系半導(dǎo)體層12的HEMT的耐電壓提高。

以上，根據(jù)本實施方式的半導(dǎo)體芯片100，能夠抑制流過半導(dǎo)體芯片100的端部的泄漏電流。由此，能夠抑制半導(dǎo)體芯片100的破壞而實現(xiàn)可靠性提高的半導(dǎo)體芯片100。

(第二實施方式)

本實施方式的半導(dǎo)體裝置在如下方面與第一實施方式不同，即還包括：第一配線，將源極電極與p型半導(dǎo)體襯底電連接；及第二配線，將漏極電極與n型區(qū)域電連接。至于與第一實施方式重復(fù)的內(nèi)容省略記述。

圖11是表示本實施方式的半導(dǎo)體裝置的示意圖。圖11(a)是半導(dǎo)體裝置的剖視圖，圖11(b)是半導(dǎo)體裝置的等效電路。

本實施方式的半導(dǎo)體裝置為安裝有半導(dǎo)體芯片的半導(dǎo)體封裝200。半導(dǎo)體封裝200包括p型硅襯底(p型半導(dǎo)體襯底)10、GaN系半導(dǎo)體層(氮化物半導(dǎo)體層)12、源極電極14、漏極電極16、柵極電極18、引線架(金屬層)40、金屬電極42、第一配線44、第二配線46。p型硅襯底10包括p型區(qū)域10a、及n型區(qū)域20。GaN系半導(dǎo)體層12包括第一GaN系半導(dǎo)體膜12a、及第二GaN系半導(dǎo)體膜12b。

在半導(dǎo)體封裝200內(nèi)的半導(dǎo)體芯片上形成有半導(dǎo)體元件。半導(dǎo)體元件例如為HEMT。半導(dǎo)體芯片利用例如未圖示的塑模樹脂密封。

p型硅襯底10使用未圖示的粘接層而粘接于金屬引線架40。粘接層例如為焊料或?qū)щ娦愿唷?/p>

金屬電極42設(shè)置在n型區(qū)域20上。金屬電極42與n型區(qū)域20之間較理想的是歐姆接觸。

第一配線44連接源極電極14與引線架40。第一配線44例如為金接合線。通過第一配線44而將源極電極14與p型硅襯底10電連接。

第二配線46連接漏極電極16與金屬電極42。第二配線46例如為金接合線。通過第二配線46而將漏極電極16與n型區(qū)域20電連接。

半導(dǎo)體封裝200如圖11(b)所示般相對于HEMT并聯(lián)地設(shè)置有PIN二極管。PIN二極管的陽極電極10a連接于HEMT的源極電極14。PIN二極管的陰極電極20連接于HEMT的漏極電極16。

例如，存在較大的突波電流流入至HEMT的漏極電極16而產(chǎn)生柵極絕緣膜等的破壞的情況。根據(jù)本實施方式的半導(dǎo)體模塊200，通過適當(dāng)?shù)卦O(shè)定PIN二極管的擊穿電壓，而即便在較大的突波電流流入至漏極電極16的情況下，電流也會經(jīng)由PIN二極管而逃散至源極電極14。因此，能夠抑制半導(dǎo)體模塊200的破壞。

根據(jù)本實施方式的半導(dǎo)體封裝200，通過與第一實施方式相同的作用而抑制在半導(dǎo)體封裝200的端部流動的泄漏電流。由此，能夠抑制半導(dǎo)體封裝200的破壞而實現(xiàn)可靠性提高的半導(dǎo)體封裝200。

進而，通過設(shè)為與HEMT并聯(lián)地設(shè)置PIN二極管的構(gòu)成，能夠抑制由突波電流所致的半導(dǎo)體模塊200的破壞。由此，實現(xiàn)可靠性進一步提高的半導(dǎo)體封裝200。

另外，在第1及第二實施方式中，以半導(dǎo)體元件為HEMT的情況為例進行說明，但半導(dǎo)體元件并不限定于HEMT。也能夠應(yīng)用橫式二極管等其他半導(dǎo)體元件。

此外，在第1及第二實施方式中，作為襯底而以硅襯底為例進行說明，但能夠應(yīng)用除硅襯底以外的半導(dǎo)體襯底，例如碳化硅(SiC)襯底等其他襯底。

對本發(fā)明的若干實施方式及實施例進行了說明，但這些實施方式是作為例而提示者，并未意圖限定發(fā)明的范圍。這些新穎的實施方式能夠以其他各種形態(tài)實施，且能夠在不脫離發(fā)明的主旨的范圍進行各種省略、替換、變更。例如，也可將一實施方式的構(gòu)成要素替換或變更為其他實施方式的構(gòu)成要素。這些實施方式或其變形包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求書所記載的發(fā)明及其均等的范圍。

[符號的說明]

10 p型硅襯底(P型半導(dǎo)體襯底)

10a p型區(qū)域

12 GaN系半導(dǎo)體層(氮化物半導(dǎo)體層)

12a 第一GaN系半導(dǎo)體膜

12b 第二GaN系半導(dǎo)體膜

14 源極電極

16 漏極電極(電極)

18 柵極電極

20 n型區(qū)域

44 第一配線

46 第二配線

100 半導(dǎo)體芯片(半導(dǎo)體裝置)

200 半導(dǎo)體模塊(半導(dǎo)體裝置)