本發(fā)明涉及一種封裝結(jié)構(gòu)及其制作方法，尤其涉及一種半導(dǎo)體封裝結(jié)構(gòu)及其制作方法。

背景技術(shù)：

在半導(dǎo)體產(chǎn)業(yè)中，集成電路(IC)的生產(chǎn)主要可分為三個階段：集成電路的設(shè)計、集成電路的制作以及集成電路的封裝。在晶圓的集成電路制作完成之后，晶圓的主動面配置有多個接墊。最后，由晶圓切割所得的裸芯片可通過接墊，電性連接于承載器(carrier)。通常而言，承載器可以是導(dǎo)線架(lead frame)、基板(substrate)或印刷電路板(printed circuit board)，而芯片可通過打線接合(wire bonding)或覆晶接合(flip chip bonding)等方式連接至承載器上，以使芯片的接墊與承載器的接點電性連接，進而構(gòu)成芯片封裝體。

芯片封裝體的整體厚度例如是封裝膠體的厚度、承載器的厚度以及外部端子的高度的總和。為滿足芯片封裝體微型化(miniaturization)的發(fā)展需求，常見的作法是降低承載器的厚度。然而，承載器的厚度的縮減有限，且會對其結(jié)構(gòu)剛性造成影響。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種半導(dǎo)體封裝結(jié)構(gòu)及其制作方法，制作方法能制作得到整體厚度較薄且具有良好的結(jié)構(gòu)強度的半導(dǎo)體封裝結(jié)構(gòu)；半導(dǎo)體封裝結(jié)構(gòu)整體厚度較薄，且具有良好的結(jié)構(gòu)強度。

本發(fā)明提出一種半導(dǎo)體封裝結(jié)構(gòu)的制作方法，其包括以下步驟。提供封裝基材。封裝基材包括介電層、第一金屬層以及第二金屬層，其中第一金屬層與第二金屬層分別連接介電層，且分別位于介電層的相對兩側(cè)。形成貫穿介電層的至少一導(dǎo)電通孔。圖案化第一金屬層與第二金屬層，以分別形成第一線路層與第二線路層，其中第一線路層包括多個彼此分離的線路。第二線 路層包括多個彼此分離的接墊。第一線路層通過導(dǎo)電通孔與第二線路層電性連接，且第二線路層在介電層上定義出芯片容置區(qū)。形成第一封裝膠體于介電層上，并使第一封裝膠體填充于這些線路之間，以形成預(yù)鑄模導(dǎo)線層。移除部分介電層，以形成多個開口。這些開口位于芯片容置區(qū)內(nèi)且暴露出部分預(yù)鑄模導(dǎo)線層。配置芯片于芯片容置區(qū)內(nèi)，并使芯片通過這些開口電性連接于預(yù)鑄模導(dǎo)線層。形成第二封裝膠體于介電層上，使第二封裝膠體包覆芯片并填充于這些接墊之間。

本發(fā)明提出一種半導(dǎo)體封裝結(jié)構(gòu)，其包括介電層、預(yù)鑄模導(dǎo)線層、第二線路層、至少一導(dǎo)電通孔、芯片以及第二封裝膠體。介電層具有多個開口。預(yù)鑄模導(dǎo)線層連接介電層。這些開口暴露出部分預(yù)鑄模導(dǎo)線層。預(yù)鑄模導(dǎo)線層包括第一線路層以及第一封裝膠體。第一線路層包括多個彼此分離的線路。第一封裝膠體填充于這些線路之間。第二線路層連接介電層，其中第一線路層與第二線路層分別位于介電層的相對兩側(cè)。第二線路層包括多個彼此分離的接墊。第二線路層在介電層上定義出芯片容置區(qū)，且這開口位于芯片容置區(qū)內(nèi)。導(dǎo)電通孔貫穿介電層，以電性連接第一線路層與第二線路層。芯片配置于介電層上，且位于芯片容置區(qū)內(nèi)，其中芯片通過這些開口電性連接于預(yù)鑄模導(dǎo)線層。第二封裝膠體配置于介電層上，其中第二封裝膠體包覆芯片，并填充于這些接墊之間。

基于上述，本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的制作方法是使第一線路層與介電層相連接，并利用第一封裝膠體包覆第一線路層。因此，第一線路層的厚度可大幅縮減，并藉由介電層與第一封裝膠體的支撐以提高結(jié)構(gòu)剛性。反觀現(xiàn)有的導(dǎo)線架需維持一定的厚度，否則容易因結(jié)構(gòu)剛性的不足而彎曲變形。在使芯片通過凸塊電性連接于預(yù)鑄模導(dǎo)線層的過程中，第一線路層可受到介電層與第一封裝膠體的支撐而不易彎曲變形，故能提高凸塊與第一線路層之間的接合精度及強度，并且確保芯片與第一線路層之間的電性連接關(guān)系。另一方面，由于芯片可埋設(shè)于第二線路層在介電層上所定義出的芯片容置區(qū)內(nèi)，有助于縮減半導(dǎo)體封裝結(jié)構(gòu)的整體厚度，以符合薄型化的發(fā)展需求。

為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1A至圖1H是本發(fā)明一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖；

圖2A至圖2F是本發(fā)明另一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖。

附圖標記：

100、100A：半導(dǎo)體封裝結(jié)構(gòu)

101：芯片容置區(qū)

102、102a：預(yù)鑄模導(dǎo)線層

110：封裝基材

111：介電層

111a：開口

112：第一金屬層

112a：第一線路層

112b：線路

112c：第一外接點

113：第二金屬層

113a：第二線路層

113b：接墊

113c：第二外接點

114：導(dǎo)電通孔

120、120a：第一封裝膠體

121、151：孔洞

130：芯片

131：主動表面

140：凸塊

150、150a：第二封裝膠體

160、170：外部連接端子

具體實施方式

圖1A至圖1H是本發(fā)明一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖。首先，請參考圖1A，提供封裝基材110。封裝基材110包括介電層111、第一金屬層112以及第二金屬層113，其中第一金屬層112與第二金屬層113分別連接介電層111，且分別位于介電層111的相對兩側(cè)。在本實施例中，介電層111的材質(zhì)可以是聚乙烯對苯二甲酸酯(polyethylene terephthalate,PET)、聚酰亞胺(Polyimide,PI)、聚醚(polyethersulfone,PES)或碳酸脂(polycarbonate,PC)，或者是其他的可撓性材料。第一金屬層112與第二金屬層113的材質(zhì)可以是銅、鋁、金、銀、鎳或前述金屬的合金。

接著，請參考圖1B，例如以鐳射鉆孔或機械鉆孔等方式形成貫穿第一金屬層112、介電層111以及第二金屬層113的至少一通孔(示意地顯示出兩個)。接著，例如以電鍍的方式使導(dǎo)電金屬(例如銅)填滿通孔，以形成導(dǎo)電通孔114。接著，請參考圖1C，例如以光微影蝕刻技術(shù)圖案化第一金屬層112與第二金屬層113，以分別形成第一線路層112a與第二線路層113a。在本實施例中，第一線路層112a與第二線路層113a可通過導(dǎo)電通孔114而彼此電性連接。另一方面，第一線路層112a包括多個彼此分離的線路112b，而第二線路層113a包括多個彼此分離的接墊113b。換言之，第一線路層112a與第二線路層113a會分別暴露出部分介電層111，其中第二線路層113a在介電層111上定義出芯片容置區(qū)101。

接著，請參考圖1D，形成第一封裝膠體120于介電層111上，并使第一封裝膠體120填充于這些線路112b之間，以形成預(yù)鑄模導(dǎo)線層102。在本實施例中，由于第一線路層112a與介電層111相連接，且被第一封裝膠體120所包覆，因此第一線路層112a的厚度可大幅縮減，并藉由介電層111與第一封裝膠體120的支撐以提高結(jié)構(gòu)剛性。反觀現(xiàn)有的導(dǎo)線架需維持一定的厚度，否則容易因結(jié)構(gòu)剛性的不足而彎曲變形。另一方面，各個線路112b遠離介電層111的表面會暴露于第一封裝膠體120，以形成多個第一外接點112c。如圖1D所示，各個線路112b的厚度例如是與第一封裝膠體120的厚度相等。接著，請參考圖1E，移除部分介電層111，以形成多個開口111a。這些開口111a位于芯片容置區(qū)101內(nèi)，且暴露出部分預(yù)鑄模導(dǎo)線層102。具體而言，這些開口111a可暴露出部分第一線路層112a。

接著，請參考圖1F，配置芯片130于芯片容置區(qū)101內(nèi)，并使芯片130 通過這些開口111a電性連接于預(yù)鑄模導(dǎo)線層102。在本實施例中，使芯片130通過這些開口111a電性連接于預(yù)鑄模導(dǎo)線層102可包括以下步驟：首先，例如以涂布或植球等方式形成多個凸塊140于芯片130的主動表面131上，其中凸塊140的材質(zhì)可為焊錫。接著，使芯片130的主動表面131朝向介電層111，并使主動表面131上的這些凸塊140分別對準這些開口111a。接著，配置芯片130于芯片容置區(qū)101內(nèi)，以使這些凸塊140分別容置于這些開口111a內(nèi)，并與這些開口111a暴露出的這些線路112b相抵接。之后，回焊這些凸塊140，以使芯片130接合于這些線路112b。換言之，芯片130可通過這些凸塊140電性連接于預(yù)鑄模導(dǎo)線層102。在使芯片130通過這些凸塊140電性連接于預(yù)鑄模導(dǎo)線層102的過程中，第一線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，故能提高凸塊140與第一線路層112a之間的接合精度及強度，并且確保芯片130與第一線路層112a之間的電性連接關(guān)系。

在另一實施例中，使芯片130通過這些開口111a電性連接于預(yù)鑄模導(dǎo)線層102可包括以下步驟：首先，例如以涂布或植球等方式形成多個凸塊140于這些開口111a中的線路112b上。接著，使芯片130的主動表面131朝向介電層111，并配置芯片130于芯片容置區(qū)101內(nèi)。此時，芯片130的主動表面131上的焊墊(未顯示)分別與這些凸塊140相抵接。之后，回焊這些凸塊140，以使芯片130接合于這些線路112b。

接著，請參考圖1G，形成第二封裝膠體150于介電層111上，使第二封裝膠體150包覆芯片130，并填充于這些接墊113b之間。具體而言，各個接墊113b遠離介電層111的表面會暴露于第二封裝膠體150，以形成多個第二外接點113c。如圖1G所示，各個接墊113b的厚度例如是與第二封裝膠體150的厚度相等。另一方面，各個接墊113b的厚度或第二封裝膠體150的厚度例如是大于芯片130的厚度。之后，請參考圖1H，形成多個外部連接端子160于這些第一外接點112c上，以及形成多個外部連接端子170于這些第二外接點113c上。在本實施例中，外部連接端子160及外部連接端子170可以是焊球，并通過植球的方式形成于第一外接點112c和第二外接點113c上，本發(fā)明不限于此。

至此，本實施例的半導(dǎo)體封裝結(jié)構(gòu)100的制作已大致完成。由于半導(dǎo)體 封裝結(jié)構(gòu)100的上下兩側(cè)分別設(shè)置有外部連接端子160及外部連接端子170，因此半導(dǎo)體封裝結(jié)構(gòu)100可進一步通過外部連接端子160及外部連接端子170與其他電子組件或其他半導(dǎo)體封裝結(jié)構(gòu)相接合，進而形成堆棧式封裝結(jié)構(gòu)。另一方面，由于芯片130埋設(shè)于第二線路層113a在介電層111上所定義出的芯片容置區(qū)101內(nèi)，因此有助于縮減半導(dǎo)體封裝結(jié)構(gòu)100的整體厚度，以符合薄型化的發(fā)展需求。

以下將列舉其他實施例以作為說明。在此必須說明的是，下述實施例沿用前述實施例的組件標號與部分內(nèi)容，其中采用相同的標號來表示相同或近似的組件，并且省略了相同技術(shù)內(nèi)容的說明。關(guān)于省略部分的說明可參考前述實施例，下述實施例不再重復(fù)贅述。

圖2A至圖2F是本發(fā)明另一實施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖。需說明的是，本實施例的半導(dǎo)體封裝結(jié)構(gòu)100A(顯示于圖2F)的部分制作步驟大致與圖1A至圖1C所示的制作步驟相同或相似，于此不再重復(fù)贅述。首先，請參考圖2A，在如圖1C所示的圖案化第一金屬層112與第二金屬層113，以分別形成第一線路層112a與第二線路層113a之后，形成第一封裝膠體120a于介電層111上，并使第一封裝膠體120a填充于這些線路112b之間，以形成預(yù)鑄模導(dǎo)線層102a。在本實施例中，由于第一線路層112a與介電層111相連接，且被第一封裝膠體120所包覆，因此第一線路層112a的厚度可大幅縮減，并藉由介電層111與第一封裝膠體120的支撐以提高結(jié)構(gòu)剛性。反觀現(xiàn)有的導(dǎo)線架需維持一定的厚度，否則容易因結(jié)構(gòu)剛性的不足而彎曲變形。另一方面，各個線路112b遠離介電層111的表面會被第一封裝膠體120a所覆蓋。如圖2A所示，第一封裝膠體120a的厚度例如是大于各個線路112b的厚度。

接著，請參考圖2B，移除部分介電層111，以形成多個開口111a。這些開口111a位于芯片容置區(qū)101內(nèi)，且暴露出部分預(yù)鑄模導(dǎo)線層102a。具體而言，這些開口111a例如是暴露出部分第一線路層112a。接著，請參考圖2C，配置芯片130于芯片容置區(qū)101內(nèi)，并使芯片130通過這些開口111a電性連接于預(yù)鑄模導(dǎo)線層102a。其中，使芯片130通過這些開口111a電性連接于預(yù)鑄模導(dǎo)線層102a的制作步驟已于上述實施例中作說明，于此便不再贅述。接著，請參考圖2D，形成第二封裝膠體150a于介電層111上，使第二封裝膠 體150a包覆芯片130并填充于這些接墊113b之間。在本實施中，各個接墊113b遠離介電層111的表面會被第二封裝膠體150a所覆蓋。如圖2D所示第二封裝膠體150a的厚度例如是大于各個接墊113b的厚度。

接著，請參考圖2E，例如以鐳射燒蝕的方式移除部分第一封裝膠體120a，以形成多個孔洞121，并使這些孔洞121分別暴露出各個線路112b的部分表面，以形成第一外接點112c。另一方面，例如以鐳射燒蝕的方式移除部分第二封裝膠體150a，以形成多個孔洞151，并使這些孔洞151分別暴露出各個接墊113b的部分表面，以形成第二外接點113c。之后，請參考圖2F，形成多個外部連接端子160于這些第一外接點112c上，以及形成多個外部連接端子170于這些第二外接點113c上。在本實施例中，外部連接端子160及外部連接端子170可以是焊球，并通過植球的方式形成于第一外接點112c和第二外接點113c上，本發(fā)明不限于此。在本實施例中，外部連接端子160及外部連接端子170會分別局部埋設(shè)于孔洞121及151中，使外部連接端子160及外部連接端子170更穩(wěn)固接合于第一外接點112c與第二外接點113c上。

至此，本實施例的半導(dǎo)體封裝結(jié)構(gòu)100A的制作已大致完成。由于半導(dǎo)體封裝結(jié)構(gòu)100A的上下兩側(cè)分別設(shè)置有外部連接端子160及外部連接端子170，因此半導(dǎo)體封裝結(jié)構(gòu)100A可進一步通過外部連接端子160及外部連接端子170與其他電子組件或其他半導(dǎo)體封裝結(jié)構(gòu)相接合，進而形成堆棧式封裝結(jié)構(gòu)。另一方面，由于芯片130埋設(shè)于第二線路層113a在介電層111上所定義出的芯片容置區(qū)101內(nèi)，因此有助于縮減半導(dǎo)體封裝結(jié)構(gòu)100A的整體厚度，以符合薄型化的發(fā)展需求。

綜上所述，本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的制作方法是使第一線路層與介電層相連接，并利用第一封裝膠體包覆第一線路層。因此，第一線路層的厚度可大幅縮減，并藉由介電層與第一封裝膠體的支撐以提高結(jié)構(gòu)剛性。反觀現(xiàn)有的導(dǎo)線架需維持一定的厚度，否則容易因結(jié)構(gòu)剛性的不足而彎曲變形。在使芯片通過凸塊電性連接于預(yù)鑄模導(dǎo)線層的過程中，第一線路層可受到介電層與第一封裝膠體的支撐而不易彎曲變形，故能提高凸塊與第一線路層之間的接合精度及強度，并且確保芯片與第一線路層之間的電性連接關(guān)系。另一方面，由于芯片可埋設(shè)于第二線路層在介電層上所定義出的芯片容置區(qū)內(nèi)，有助于縮減半導(dǎo)體封裝結(jié)構(gòu)的整體厚度，以符合薄型化的發(fā)展需求。此外， 由于半導(dǎo)體封裝結(jié)構(gòu)的上下兩側(cè)分別設(shè)置有外部連接端子，因此可進一步通過外部連接端子而與其他電子組件或其他半導(dǎo)體封裝結(jié)構(gòu)相接合，進而形成堆棧式封裝結(jié)構(gòu)。

雖然本發(fā)明已以實施例揭示如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的改動與潤飾，故本發(fā)明的保護范圍當視所附權(quán)利要求界定范圍為準。