本發(fā)明涉及一種封裝結(jié)構(gòu)及其制作方法，尤其涉及一種半導(dǎo)體封裝結(jié)構(gòu)及其制作方法。

背景技術(shù)：

在半導(dǎo)體產(chǎn)業(yè)中，集成電路(IC)的生產(chǎn)主要可分為三個(gè)階段：集成電路的設(shè)計(jì)、集成電路的制作以及集成電路的封裝。在晶圓的集成電路制作完成之后，晶圓的主動(dòng)面配置有多個(gè)接墊。最后，由晶圓切割所得的裸芯片可通過(guò)接墊，電性連接于承載器(carrier)。通常而言，承載器可以是導(dǎo)線架(lead frame)、基板(substrate)或印刷電路板(printed circuit board)，而芯片可通過(guò)打線接合(wire bonding)或覆晶接合(flip chip bonding)等方式連接至承載器上，以使芯片的接墊與承載器的接點(diǎn)電性連接，進(jìn)而構(gòu)成芯片封裝體。

芯片封裝體的整體厚度例如是封裝膠體的厚度、承載器的厚度以及外部端子的高度的總和。為滿足芯片封裝體微型化(miniaturization)的發(fā)展需求，常見(jiàn)的作法是降低承載器的厚度。然而，承載器的厚度縮減有限，且會(huì)對(duì)其結(jié)構(gòu)剛性造成影響。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種半導(dǎo)體封裝結(jié)構(gòu)及其制作方法，制作方法能制作得到整體厚度較薄且具有良好的結(jié)構(gòu)強(qiáng)度的半導(dǎo)體封裝結(jié)構(gòu)；半導(dǎo)體封裝結(jié)構(gòu)整體厚度較薄，且具有良好的結(jié)構(gòu)強(qiáng)度。

本發(fā)明提出一種半導(dǎo)體封裝結(jié)構(gòu)的制作方法，其包括以下步驟。提供封裝基材。封裝基材包括介電層與連接介電層的金屬層。圖案化金屬層，以形成圖案化線路層。圖案化線路層包括多個(gè)彼此分離的線路。形成第一封裝膠體于介電層上，并使第一封裝膠體填充于這些線路之間，以形成預(yù)鑄模導(dǎo)線層。移除部分介電層，以形成多個(gè)開(kāi)口。這些開(kāi)口暴露出部分預(yù)鑄模導(dǎo)線層。 配置第一芯片于介電層或預(yù)鑄模導(dǎo)線層上，并使第一芯片通過(guò)這些開(kāi)口電性連接預(yù)鑄模導(dǎo)線層。形成第二封裝膠體于介電層上，并使第二封裝膠體包覆第一芯片。

本發(fā)明提出一種半導(dǎo)體封裝結(jié)構(gòu)，其包括預(yù)鑄模導(dǎo)線層、介電層、第一芯片以及第二封裝膠體。預(yù)鑄模導(dǎo)線層包括圖案化線路層與第一封裝膠體。圖案化線路層包括多個(gè)彼此分離的線路。第一封裝膠體填充于這些線路之間。介電層連接預(yù)鑄模導(dǎo)線層且具有多個(gè)開(kāi)口，其中這些開(kāi)口暴露出部分預(yù)鑄模導(dǎo)線層。第一芯片配置于介電層或預(yù)鑄模導(dǎo)線層上，且通過(guò)這些開(kāi)口電性連接預(yù)鑄模導(dǎo)線層。第二封裝膠體配置于介電層上，且包覆第一芯片。

基于上述，本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的制作方法是使金屬層連接介電層，并利用第一封裝膠體包覆圖案化后的金屬層(即圖案化線路層)。因此，圖案化線路層的厚度可大幅縮減，并藉由介電層與第一封裝膠體的支撐來(lái)提高結(jié)構(gòu)剛性。反觀現(xiàn)有的導(dǎo)線架需維持一定的厚度，否則容易因結(jié)構(gòu)剛性的不足而彎曲變形。在使芯片通過(guò)打線接合或覆晶接合等方式電性連接于預(yù)鑄模導(dǎo)線層的過(guò)程中，圖案化線路層可受到介電層與第一封裝膠體的支撐而不易彎曲變形，故能提高導(dǎo)線或凸塊與圖案化線路層之間的接合精度及強(qiáng)度，并且確保芯片與圖案化線路層之間的電性連接關(guān)系。

為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說(shuō)明如下。

附圖說(shuō)明

圖1A至圖1F是本發(fā)明第一實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖；

圖2A至圖2C是本發(fā)明第二實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖；。

圖3A至圖3D是本發(fā)明第三實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖；

圖4A至圖4B是本發(fā)明第四實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖；

圖5A至圖5C是本發(fā)明第五實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面 示意圖。

附圖標(biāo)記：

100、100A～100D：半導(dǎo)體封裝結(jié)構(gòu)

102：預(yù)鑄模導(dǎo)線層

110：封裝基材

111：介電層

111a、111b：開(kāi)口

112：金屬層

112a：圖案化線路層

112b：線路

120：第一封裝膠體

130：第一芯片

131、161：主動(dòng)表面

132、162：背表面

140：導(dǎo)線

141、142：凸塊

150：第二封裝膠體

160：第二芯片

具體實(shí)施方式

圖1A至圖1F是本發(fā)明第一實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖。首先，請(qǐng)參考圖1A，提供封裝基材110。封裝基材110包括介電層111以及金屬層112，其中金屬層112與介電層111相連接。在本實(shí)施例中，介電層111的材質(zhì)可以是聚乙烯對(duì)苯二甲酸酯(polyethylene terephthalate,PET)、聚酰亞胺(Polyimide,PI)、聚醚(polyethersulfone,PES)或碳酸脂(polycarbonate,PC)，或者是其他的可撓性材料。金屬層112的材質(zhì)可以是銅、鋁、金、銀、鎳或前述金屬的合金。

接著，請(qǐng)參考圖1B，例如以光微影蝕刻技術(shù)圖案化金屬層112，以形成圖案化線路層112a。在本實(shí)施例中，圖案化線路層112a包括多個(gè)彼此分離的線路112b，而暴露出部分介電層111。接著，請(qǐng)參考圖1C，形成第一封裝膠 體120于介電層111上，并使第一封裝膠體120填充于這些線路112b之間，以形成預(yù)鑄模導(dǎo)線層102。在本實(shí)施例中，由于圖案化線路層112a與介電層111相連接，且被第一封裝膠體120所包覆，因此圖案化線路層112a的厚度可大幅縮減，并藉由介電層111與第一封裝膠體120的支撐以提高結(jié)構(gòu)剛性。反觀現(xiàn)有的導(dǎo)線架需維持一定的厚度，否則容易因結(jié)構(gòu)剛性的不足而彎曲變形。另一方面，各個(gè)線路112b遠(yuǎn)離介電層111的表面可暴露于第一封裝膠體120。如圖1C所示，各個(gè)線路112b的厚度例如是與第一封裝膠體120的厚度相等。

接著，請(qǐng)參考圖1D，例如以曝光顯影、鐳射或機(jī)械鉆孔等方式移除部分介電層111，以形成多個(gè)開(kāi)口111a，進(jìn)而暴露出部分預(yù)鑄模導(dǎo)線層102。具體而言，這些開(kāi)口111a可暴露出部分圖案化線路層112a。接著，請(qǐng)參考圖1E，使第一芯片130以背表面132配置于介電層111上。接著，使多條導(dǎo)線140通過(guò)這些開(kāi)口111a而電性連接第一芯片130的主動(dòng)表面131與預(yù)鑄模導(dǎo)線層102。換言之，本實(shí)施例可采用打線接合的方式，使第一芯片130與暴露于這些開(kāi)口111a的圖案化線路層112a電性連接。在使第一芯片130通過(guò)這些導(dǎo)線140電性連接預(yù)鑄模導(dǎo)線層102的過(guò)程中，圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，故能提高導(dǎo)線140與圖案化線路層112a之間的接合精度及強(qiáng)度，并且確保第一芯片130與圖案化線路層112a之間的電性連接關(guān)系。

之后，請(qǐng)參考圖1F，形成第二封裝膠體150于介電層111上，使第二封裝膠體150包覆第一芯片130，并填滿這些開(kāi)口111a。至此，本實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100的制作已大致完成。

以下將列舉其他實(shí)施例以作為說(shuō)明。在此必須說(shuō)明的是，下述實(shí)施例沿用前述實(shí)施例的組件標(biāo)號(hào)與部分內(nèi)容，其中采用相同的標(biāo)號(hào)來(lái)表示相同或近似的組件，并且省略了相同技術(shù)內(nèi)容的說(shuō)明。關(guān)于省略部分的說(shuō)明可參考前述實(shí)施例，下述實(shí)施例不再重復(fù)贅述。

圖2A至圖2C是本發(fā)明第二實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖。需說(shuō)明的是，本實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100A(顯示于圖2C)的部分制作步驟大致與圖1A至圖1C所示的制作步驟相同或相似，于此不再重復(fù)贅述。首先，請(qǐng)參考圖2A，在如圖1C所示的形成預(yù)鑄模導(dǎo)線層102之后，例 如以曝光顯影、鐳射或機(jī)械鉆孔等方式移除部分介電層111，以形成多個(gè)開(kāi)口111a，進(jìn)而暴露出部分預(yù)鑄模導(dǎo)線層102。具體而言，這些開(kāi)口111a可暴露出部分圖案化線路層112a。

接著，請(qǐng)參考圖2B，使第一芯片130以主動(dòng)表面131配置于介電層111上。接著，使主動(dòng)表面131藉由多個(gè)凸塊141分別通過(guò)這些開(kāi)口111a而覆晶接合于預(yù)鑄模導(dǎo)線層102。在本實(shí)施例中，使第一芯片130通過(guò)這些開(kāi)口111a電性連接于預(yù)鑄模導(dǎo)線層102可包括以下步驟：首先，例如以涂布或植球等方式形成多個(gè)凸塊141于第一芯片130的主動(dòng)表面131上，其中凸塊141的材質(zhì)可為焊錫。接著，使第一芯片130的主動(dòng)表面131朝向介電層111，并使主動(dòng)表面131上的這些凸塊141分別對(duì)準(zhǔn)這些開(kāi)口111a。接著，配置第一芯片130于介電層111上，以使這些凸塊141分別容置于這些開(kāi)口111a內(nèi)，并與這些開(kāi)口111a暴露出的這些線路112b相抵接。之后，回焊這些凸塊141，以使第一芯片130接合于這些線路112b。在使第一芯片130通過(guò)這些凸塊141電性連接于預(yù)鑄模導(dǎo)線層102的過(guò)程中，圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，故能提高凸塊141與圖案化線路層112a之間的接合精度及強(qiáng)度，并且確保第一芯片130與圖案化線路層112a之間的電性連接關(guān)系。

在另一實(shí)施例中，使第一芯片130通過(guò)這些開(kāi)口111a電性連接于預(yù)鑄模導(dǎo)線層102可包括以下步驟：首先，例如以涂布或植球等方式形成多個(gè)凸塊141于這些開(kāi)口111a中的線路112b上。接著，使第一芯片130的主動(dòng)表面131朝向介電層111，并使主動(dòng)表面131上的焊墊(未顯示)分別與這些凸塊141相抵接。之后，回焊這些凸塊141，以使第一芯片130接合于這些線路112b。

之后，請(qǐng)參考圖2C，形成第二封裝膠體150于介電層111上，使第二封裝膠體150包覆第一芯片130。至此，本實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100A的制作已大致完成。由于第一芯片130與圖案化線路層112a分別位于介電層111的相對(duì)兩側(cè)，且第一芯片130可利用容置于介電層111的這些開(kāi)口111a內(nèi)的這些凸塊141與圖案化線路層112a電性連接，因此有助于縮減半導(dǎo)體封裝結(jié)構(gòu)100A的整體厚度，以符合薄型化的發(fā)展需求。

圖3A至圖3D是本發(fā)明第三實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖。需說(shuō)明的是，本實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100B(顯示于圖3D)的部分 制作步驟大致與圖1A至圖1C所示的制作步驟相同或相似，于此不再重復(fù)贅述。首先，請(qǐng)參考圖3A，在如圖1C所示的形成預(yù)鑄模導(dǎo)線層102之后，例如以曝光顯影、鐳射或機(jī)械鉆孔等方式移除部分介電層111，以形成多個(gè)開(kāi)口111a與開(kāi)口111b，進(jìn)而暴露出部分預(yù)鑄模導(dǎo)線層102。具體而言，這些開(kāi)口111a與開(kāi)口111b可暴露出部分圖案化線路層112a，其中開(kāi)口111b的截面積例如是大于開(kāi)口111a的截面積，可用以容納第一芯片130。

接著，請(qǐng)參考圖3B，使第一芯片130以主動(dòng)表面131配置于預(yù)鑄模導(dǎo)線層102上，并且位于開(kāi)口111b內(nèi)。在本實(shí)施例中，第一芯片130例如是以多個(gè)凸塊141覆晶接合于預(yù)鑄模導(dǎo)線層102。接著，請(qǐng)參考圖3C，使第二芯片160以背表面162配置于介電層111上。第二芯片160位于第一芯片130的上方，且第二芯片160的背表面162與第一芯片130的背表面132相對(duì)。接著，使多條導(dǎo)線140通過(guò)這些開(kāi)口111a而電性接合第二芯片160之主動(dòng)表面161與預(yù)鑄模導(dǎo)線層102。換言之，本實(shí)施例可采用打線接合的方式，以使第二芯片160與暴露于這些開(kāi)口111a的圖案化線路層112a電性連接。

在使第一芯片130通過(guò)這些凸塊141電性連接預(yù)鑄模導(dǎo)線層102以及使第二芯片160通過(guò)這些導(dǎo)線140電性連接預(yù)鑄模導(dǎo)線層102的過(guò)程中，由于圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，因此導(dǎo)線140及凸塊141與圖案化線路層112a之間的接合精度及強(qiáng)度皆能提高，并且確保第一芯片130與圖案化線路層112a之間的電性連接關(guān)系以及第二芯片160與圖案化線路層112a之間的電性連接關(guān)系。

之后，請(qǐng)參考圖3D，形成第二封裝膠體150于介電層111上，使第二封裝膠體150包覆第一芯片130與第二芯片160，并填滿這些開(kāi)口111a與開(kāi)口111b。至此，本實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100B的制作已大致完成。由于第一芯片130埋設(shè)于介電層111的開(kāi)口111b內(nèi)，并藉由介電層111使第二芯片160疊置于第一芯片130的上方，因此能有效控制半導(dǎo)體封裝結(jié)構(gòu)100B(即多芯片封裝結(jié)構(gòu))的整體厚度，以符合薄型化的發(fā)展需求。

圖4A至圖4B是本發(fā)明第四實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖。本實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100C(顯示于圖4B)的部分制作步驟大致與第三實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100B制作步驟相同或相似，于此不再重復(fù)贅述。首先，請(qǐng)參考圖4A，在如圖3B所示的使第一芯片130容置于開(kāi)口111b 內(nèi)，并通過(guò)凸塊141覆晶接合于預(yù)鑄模導(dǎo)線層102之后，使第二芯片160以主動(dòng)表面161配置于介電層111上。第二芯片160位于第一芯片130的上方，且第二芯片160的主動(dòng)表面161與第一芯片130的背表面132相對(duì)。接著，使主動(dòng)表面161藉由多個(gè)凸塊142分別通過(guò)這些開(kāi)口111a而覆晶接合于預(yù)鑄模導(dǎo)線層102。

在使第一芯片130通過(guò)凸塊141電性連接預(yù)鑄模導(dǎo)線層102以及使第二芯片160通過(guò)凸塊142電性連接預(yù)鑄模導(dǎo)線層102的過(guò)程中，由于圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，因此凸塊141及凸塊142與圖案化線路層112a之間的接合精度及強(qiáng)度皆能提高，并且確保第一芯片130與圖案化線路層112a之間的電性連接關(guān)系以及第二芯片160與圖案化線路層112a之間的電性連接關(guān)系。

之后，請(qǐng)參考圖4B，形成第二封裝膠體150于介電層111上，使第二封裝膠體150包覆第一芯片130與第二芯片160，并填滿這些開(kāi)口111a與開(kāi)口111b。至此，本實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100C的制作已大致完成。由于第一芯片130埋設(shè)于介電層111的開(kāi)口111b內(nèi)，并藉由介電層111使第二芯片160疊置于第一芯片130的上方，因此能有效控制半導(dǎo)體封裝結(jié)構(gòu)100C(即多芯片封裝結(jié)構(gòu))的整體厚度，以符合薄型化的發(fā)展需求。

圖5A至圖5C是本發(fā)明第五實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制作方法的剖面示意圖。需說(shuō)明的是，本實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100D(顯示于圖5C)的部分制作步驟大致與圖1A至圖1C所示的制作步驟相同或相似，于此不再重復(fù)贅述。首先，請(qǐng)參考圖5A，在如圖1C所示的形成預(yù)鑄模導(dǎo)線層102之后，例如以曝光顯影、鐳射或機(jī)械鉆孔等方式移除部分介電層111，以形成多個(gè)開(kāi)口111a與開(kāi)口111b，進(jìn)而暴露出部分預(yù)鑄模導(dǎo)線層102。具體而言，這些開(kāi)口111a與開(kāi)口111b可暴露出部分圖案化線路層112a，其中開(kāi)口111b的截面積例如是大于開(kāi)口111a的截面積，可用以容納第一芯片130(顯示于圖5B)。

接著，請(qǐng)參考圖5B，使第一芯片130以背表面132配置于預(yù)鑄模導(dǎo)線層102上，并且位于開(kāi)口111b內(nèi)。接著，使多條導(dǎo)線140通過(guò)這些開(kāi)口111a而電性接合第一芯片130之主動(dòng)表面131與預(yù)鑄模導(dǎo)線層102。換言之，本實(shí)施例可采用打線接合的方式，以使第一芯片130與暴露于這些開(kāi)口111a的圖案化線路層112a電性連接。在使第一芯片130通過(guò)這些導(dǎo)線140電性連接 預(yù)鑄模導(dǎo)線層102的過(guò)程中，由于圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，因此能提高導(dǎo)線140與圖案化線路層112a之間的接合精度及強(qiáng)度，并且確保第一芯片130與圖案化線路層112a之間的電性連接關(guān)系。

之后，請(qǐng)參考圖5C，形成第二封裝膠體150于介電層111上，使第二封裝膠體150包覆第一芯片130，并填滿這些開(kāi)口111a與開(kāi)口111b。至此，本實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100D的制作已大致完成。由于第一芯片130埋設(shè)于介電層111的開(kāi)口111b內(nèi)，因此有助于縮減半導(dǎo)體封裝結(jié)構(gòu)100D的整體厚度，以符合薄型化的發(fā)展需求。

綜上所述，本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的制作方法是使金屬層連接介電層，并利用第一封裝膠體包覆圖案化后的金屬層(即圖案化線路層)。因此，圖案化線路層的厚度可大幅縮減，并藉由介電層與第一封裝膠體的支撐來(lái)提高結(jié)構(gòu)剛性。反觀現(xiàn)有的導(dǎo)線架需維持一定的厚度，否則容易因結(jié)構(gòu)剛性的不足而彎曲變形。在使芯片通過(guò)介電層上的開(kāi)口，并以打線接合或覆晶接合等方式電性連接于預(yù)鑄模導(dǎo)線層的過(guò)程中，圖案化線路層可受到介電層與第一封裝膠體的支撐而不易彎曲變形，故能提高導(dǎo)線或凸塊與圖案化線路層之間的接合精度及強(qiáng)度，并且確保芯片與圖案化線路層之間的電性連接關(guān)系。另一方面，以多芯片封裝為例，由于其中一個(gè)芯片可埋設(shè)于介電層的開(kāi)口內(nèi)，并藉由介電層使另一芯片疊置于前述芯片的上方，因此能有效控制多芯片封裝結(jié)構(gòu)的整體厚度，以符合薄型化的發(fā)展需求。

雖然本發(fā)明已以實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的改動(dòng)與潤(rùn)飾，故本發(fā)明的保護(hù)范圍當(dāng)視所附權(quán)利要求界定范圍為準(zhǔn)。