本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別涉及一種晶體管及其形成方法。

背景技術(shù)：

半導(dǎo)體器件中，晶體管是一種重要的基本器件。晶體管的基本結(jié)構(gòu)包括三個主要區(qū)域：源極(Source)、漏極(Drain)以及柵極(Gate)。其中源極和漏極是通過高摻雜形成。根據(jù)器件類型不同，可以分為N型摻雜(NMOS)和P型摻雜(PMOS)。

隨著集成電路向超大規(guī)模集成電路發(fā)展，集成電路內(nèi)部的電路密度越來越大，所包含的元器件數(shù)量也越來越多，元器件的尺寸也隨之減小。隨著MOS器件尺寸的減小，MOS器件的溝道隨之縮短。由于溝道縮短，MOS器件的緩變溝道近似不再成立，而凸顯出各種不利的物理效應(yīng)，特別是短溝道效應(yīng)(Short Chanel Effect,SCE)，使得器件性能和可靠性發(fā)生退化，限制了器件尺寸的進(jìn)一步縮小。目前，通常使用超淺結(jié)(Ultra Shallow Junction)結(jié)構(gòu)以改善器件的短溝道效應(yīng)。

超淺結(jié)結(jié)構(gòu)就是在重?fù)诫s的源極和漏極之間溝道區(qū)的兩端，設(shè)置輕摻雜(Lightly Doped Drain,LDD)的區(qū)域，使漏區(qū)的輕摻雜區(qū)域(即輕摻雜漏區(qū))承受部分電壓，以控制晶體管的短溝道效應(yīng)，改善器件性能。

但是通過這種方法形成的晶體管依舊存在結(jié)漏電的問題，影響所形成器件的性能。如何優(yōu)化超淺結(jié)結(jié)構(gòu)，抑制超淺結(jié)器件的結(jié)漏電，使超淺結(jié)結(jié)構(gòu)有效控制晶體管的短溝道效應(yīng)，避免器件電學(xué)性能下降，成為本領(lǐng)域技術(shù)人員亟待解決的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問題是提供一種晶體管及其形成方法，抑制超淺結(jié)器件結(jié)漏電，提高所形成晶體管的性能。

為解決上述問題，本發(fā)明提供一種晶體管的形成方法，包括：

提供基底，所述基底表面形成有柵極結(jié)構(gòu)；

在柵極結(jié)構(gòu)兩側(cè)的基底內(nèi)形成第一摻雜層；

在柵極結(jié)構(gòu)的側(cè)壁形成第一側(cè)墻；

去除所述第一側(cè)墻兩側(cè)的第一摻雜層；

在第一側(cè)墻兩側(cè)的基底內(nèi)形成第二摻雜層，所述第二摻雜層的摻雜濃度高于所述第一摻雜層的摻雜濃度；

在第一側(cè)墻側(cè)壁形成第二側(cè)墻；

在所述第二側(cè)墻兩側(cè)的基底中形成源區(qū)或漏區(qū)。

可選的，形成第一摻雜層的步驟中，所述第一摻雜層的厚度在2納米到10納米范圍內(nèi)。

可選的，形成第一摻雜層的步驟包括：對所述柵極結(jié)構(gòu)兩側(cè)的基底進(jìn)行第一離子注入以形成第一摻雜層。

可選的，進(jìn)行第一離子注入的步驟中，所述離子注入能量在1.5KeV到3.0KeV范圍內(nèi)，注入劑量在5E12atoms/cm²到8E13atoms/cm²范圍內(nèi)，傾斜角度在0°到15°范圍內(nèi)。

可選的，形成第二摻雜層的步驟中，所述第二摻雜層的厚度在10納米到40納米范圍內(nèi)。

可選的，形成第二摻雜層的步驟包括：通過對第一側(cè)墻兩側(cè)的基底進(jìn)行第二離子注入以形成第二摻雜層。

可選的，形成第二摻雜層的步驟中，所述離子注入能量在3KeV到30KeV范圍內(nèi)，注入劑量在1E14atoms/cm²到1E15atoms/cm²范圍內(nèi)，傾斜角度在7°到35°范圍內(nèi)。

可選的，形成第二摻雜層的步驟包括：通過原位摻雜的方式形成所述第二摻雜層。

可選的，通過原位摻雜的方式形成所述第二摻雜層的步驟中，所述摻雜濃度在1E19atoms/cm³到5E20atoms/cm³范圍內(nèi)。

可選的，在形成第二摻雜層的步驟之后，在形成第二側(cè)墻的步驟之前，所述形成方法還包括：對所述第一摻雜層和所述第二摻雜層進(jìn)行退火處理。

可選的，去除所述第一側(cè)墻兩側(cè)的第一摻雜層的步驟包括：去除第一側(cè)墻兩側(cè)部分厚度的基底，去除基底的厚度在0.06微米到0.2微米范圍內(nèi)。

相應(yīng)的，本發(fā)明還提供一種晶體管，包括：

基底以及位于基底上的柵極結(jié)構(gòu)；

覆蓋柵極結(jié)構(gòu)側(cè)壁的第一側(cè)墻；

位于第一側(cè)墻下方基底內(nèi)的第一摻雜層；

覆蓋第一側(cè)墻側(cè)壁的第二側(cè)墻；

位于第二側(cè)墻下方的第二摻雜層，所述第二摻雜層的摻雜濃度高于所述第一摻雜層的摻雜濃度；

位于第二摻雜層兩側(cè)基底中的源區(qū)或者漏區(qū)。

可選的，所述第一摻雜層的厚度在2納米到10納米范圍內(nèi)。

可選的，所述第一摻雜層的摻雜濃度在5E17atoms/cm³到8E18atoms/cm³范圍內(nèi)。

可選的，所述第二摻雜層的厚度在10納米到40納米范圍內(nèi)。

可選的，所述第二摻雜層的摻雜濃度在1E19atoms/cm³到5E20atoms/cm³范圍內(nèi)。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明通過設(shè)置位于柵極結(jié)構(gòu)下方的第一摻雜層和第二摻雜層，且所述第二摻雜層的摻雜濃度高于所述第一摻雜層的摻雜濃度，增大柵極結(jié)構(gòu)和溝道之間的距離，增大柵介質(zhì)層與溝道載流子之間的距離，有效降低了熱載流子向柵介質(zhì)層注入的可能，避免形成柵電極電流和基底電流，改善晶體管的性能，提高器件的可靠性。

附圖說明

圖1是現(xiàn)有技術(shù)中一種晶體管的結(jié)構(gòu)示意圖；

圖2至圖8是本發(fā)明所提供晶體管形成方法一實(shí)施例各個步驟的結(jié)構(gòu)示意圖。

具體實(shí)施方式

由背景技術(shù)可知，現(xiàn)有技術(shù)中的晶體管存在結(jié)漏電的問題。現(xiàn)結(jié)合晶體管的結(jié)構(gòu)分析結(jié)漏電問題的原因：

參考圖1，示出了現(xiàn)有技術(shù)中一種晶體管的結(jié)構(gòu)示意圖。

形成超淺結(jié)結(jié)構(gòu)晶體管的步驟包括：在半導(dǎo)體基底10形成柵極結(jié)構(gòu)20，所述柵極結(jié)構(gòu)20包括柵電極22以及柵介質(zhì)層23；對柵極結(jié)構(gòu)20兩側(cè)的基底10進(jìn)行低能量輕摻雜注入，并通過退火工藝使注入離子在所述半導(dǎo)體基底10內(nèi)擴(kuò)散；形成位于柵極結(jié)構(gòu)20側(cè)壁的柵極側(cè)墻21；對柵極側(cè)墻21兩側(cè)的半導(dǎo)體基底10進(jìn)行高能量重?fù)诫s注入，形成源區(qū)或者漏區(qū)12。

由于柵極側(cè)墻21的阻擋作用，所述柵極側(cè)墻21下方的半導(dǎo)體基底10區(qū)域依舊為輕摻雜注入時形成的輕摻雜區(qū)域，構(gòu)成超淺結(jié)結(jié)構(gòu)。

對上述MOS管進(jìn)行研究發(fā)現(xiàn)，雖然MOS器件尺寸縮小，但是晶體管漏極電壓并不隨之減小，這就導(dǎo)致源極和漏極之間溝道電場的增大，特別是在漏結(jié)附近形成強(qiáng)電場。在強(qiáng)電場的作用下，溝道內(nèi)的載流子在兩次碰撞之間會加速到比熱運(yùn)動速度高很多的速度，從而引起熱載流子效應(yīng)(Hot Carrier Issue，HCI)。熱載流子會越過基底10和柵介質(zhì)層23之間的勢壘，注入到柵介質(zhì)層23中。注入柵介質(zhì)層23的熱載流子會不斷積累，引起陷阱(氧化層陷阱、界面陷阱)，從而改變MOS器件的閾值電壓，影響器件和電路的性能和可靠性，甚至造成器件擊穿、燒毀。

為解決所述技術(shù)問題，本發(fā)明提供一種晶體管的形成方法，包括：

提供基底，所述基底表面形成有柵極結(jié)構(gòu)；在柵極結(jié)構(gòu)兩側(cè)的基底內(nèi)形成第一摻雜層；在柵極結(jié)構(gòu)的側(cè)壁形成第一側(cè)墻；去除所述第一側(cè)墻兩側(cè)的第一摻雜層；在第一側(cè)墻兩側(cè)的基底內(nèi)形成第二摻雜層，所述第二摻雜層的摻雜濃度高于所述第一摻雜層的摻雜濃度；在第一側(cè)墻側(cè)壁形成第二側(cè)墻；在所述第二側(cè)墻兩側(cè)的基底中形成源區(qū)或漏區(qū)。

本發(fā)明通過設(shè)置位于柵極結(jié)構(gòu)下方的第一摻雜層和第二摻雜層，且所述第二摻雜層的摻雜濃度高于所述第一摻雜層的摻雜濃度，增大了柵極結(jié)構(gòu)和溝道之間的距離，增大了柵介質(zhì)層與溝道載流子之間的距離，有效降低了熱載流子向柵介質(zhì)層注入的可能，避免形成柵電極電流和基底電流，改善晶體管的性能，提高器件的可靠性。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

參考圖2至圖8，示出了本發(fā)明所提供晶體管形成方法一實(shí)施例各個步驟的結(jié)構(gòu)示意圖。

參考圖2，提供基底100，所述基底100表面形成有柵極結(jié)構(gòu)200。

所述基底100用于為后續(xù)工藝提供操作平臺。所述基底100的材料選自單晶硅、多晶硅或者非晶硅；所述基底100也可以選自硅、鍺、砷化鎵或硅鍺中一種或多種的化合物；所述基底100還可以是其他半導(dǎo)體材料。本發(fā)明對此不作限制。

在本發(fā)明的其他實(shí)施例中，所述基底100還可以選自具有外延層或外延層或外延層上硅結(jié)構(gòu)。具體的，所述基底100可以包括襯底以及位于所述襯底表面的半導(dǎo)體層。所述半導(dǎo)體層可以采用選擇性外延沉積工藝形成于所述襯底表面。所述襯底可以為硅襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或者III-V族化合物襯底，例如氮化鎵襯底或者砷化鎵襯底等；所述半導(dǎo)體層的材料為硅、鍺、碳化硅或硅鍺等。所述襯底和半導(dǎo)體層的選擇均不受限制，能夠選取適于工藝需求或易于集成的襯底、以及適于作為基底的材料。

本實(shí)施例中，所述基底100為絕緣層上硅結(jié)構(gòu)(Silicon On Insulator,SOI)，包括底層硅101、位于底層硅101表面的氧化層102以及位于氧化層102表面的頂層硅103。所述柵極結(jié)構(gòu)200位于所述頂層硅103的表面。采用絕緣層上硅結(jié)構(gòu)作為基底100的做法具有器件度高，寄生電容小，短溝道效應(yīng)小等優(yōu)勢。

所述柵極結(jié)構(gòu)200包括依次位于基底100表面的柵介質(zhì)層210和柵電極 220。

所述柵介質(zhì)層210的材料為高K材料，具體包括氧化鉿、氧化鋯、氧化鉿硅、氧化鑭、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁等材料。所述柵電極220的材料可以為金屬或多晶硅。

所述柵極結(jié)構(gòu)200的形成步驟包括：在所述基底100表面形成柵極材料層，所述柵極材料層包括柵介質(zhì)材料層和柵電極材料層；在柵極材料層表面形成圖形化的光刻膠層，以所述圖形化的光刻膠層為掩膜，刻蝕所述柵極材料層直至露出基底100表面為止，形成柵極結(jié)構(gòu)200。

其中，形成柵極材料層的步驟包括：通過化學(xué)氣相沉積、物理氣相沉積或者原子層沉積工藝依次在基底100表面形成柵介質(zhì)材料層和柵電極材料層。所述圖形化的光刻膠通過涂布工藝以及曝光顯影工藝形成?？涛g所述柵極材料層的工藝為各向異性的干法刻蝕工藝。

為縮小柵極結(jié)構(gòu)200的尺寸，縮小所形成晶體管的尺寸，所述柵極結(jié)構(gòu)200還可以采用多重圖形化掩膜工藝形成。所述多重圖形化掩膜工藝包括：自對準(zhǔn)雙重圖形化(Self-aligned Double Patterned，SaDP)工藝、自對準(zhǔn)三重圖形化(Self-aligned Triple Patterned)工藝、或自對準(zhǔn)四重圖形化(Self-aligned Double Double Patterned，SaDDP)工藝。

需要說明的是，由于柵極結(jié)構(gòu)的形成工藝可以分為“前柵(Gate First)”工藝和“后柵(Gate First)”工藝，本實(shí)施例中以“前柵”工藝為例進(jìn)行說明，但是并不能以此限制本發(fā)明。本發(fā)明對所述柵極結(jié)構(gòu)200形成步驟與晶體管源區(qū)或漏區(qū)形成步驟的先后順序不做限制。

在本發(fā)明的其他實(shí)施例中，可以采用“后柵”工藝形成所述晶體管。具體的，當(dāng)采用“后柵”工藝形成所述晶體管的柵極結(jié)構(gòu)時，所述柵極結(jié)構(gòu)為偽柵結(jié)構(gòu)，包括依次位于基底表面的柵介質(zhì)層和偽柵電極；后續(xù)在形成源區(qū)或漏區(qū)之后，所述形成方法還包括形成覆蓋所述基底表面的層間介質(zhì)層，所述層間介質(zhì)層上表面與偽柵結(jié)構(gòu)的上表面齊平；之后去除所述偽柵形成露出柵介質(zhì)層的開口。

后續(xù)所述柵極結(jié)構(gòu)200通過插塞實(shí)現(xiàn)所述晶體管與外部電路的連接，為 減小所形成插塞與所述柵極結(jié)構(gòu)200的接觸電阻，本實(shí)施例中，所述柵極結(jié)構(gòu)200還包括覆蓋所述柵電極220的連接層230。所述連接層230可以由金屬硅化物(Silicide)形成。具體的，本實(shí)施例中，所述連接層230的材料為硅化鎳。

具體的，形成所述連接層230的步驟可以包括：形成圖形化的阻擋層(Salicide Block，SAB)，所述圖形化的阻擋層覆蓋所述基底100表面，并露出所述柵電極220表面；以所述圖形化的阻擋層為掩膜，沉積連接材料層，之后再去除所述阻擋層，以使連接層230僅覆蓋所述柵電極220表面。

參考圖3，在柵極結(jié)構(gòu)200兩側(cè)的基底100內(nèi)形成第一摻雜層110。

所述第一摻雜層110的作用是增大所述柵極結(jié)構(gòu)200與所形成器件溝道之間的距離，以抑制載流子向所述柵介質(zhì)層210的注入，避免形成柵電極電流和基底電流，改善晶體管的性能，提高器件的可靠性。為了避免熱電子效應(yīng)，所述第一摻雜層110的摻雜濃度較低，低于后續(xù)用于形成淺結(jié)的第二摻雜層的摻雜濃度。

所述第一摻雜層110的厚度如果太大，會影響所述柵極結(jié)構(gòu)200對后續(xù)形成源區(qū)和漏區(qū)之間溝道的控制能力；如果所述第一摻雜層110的厚度太小，則無法起到抑制載流子向所述柵介質(zhì)層210注入的作用。本實(shí)施例中，所述第一摻雜層110的厚度在2納米到10納米范圍內(nèi)。

本實(shí)施例中，形成第一摻雜層110的步驟包括：對所述柵極結(jié)構(gòu)200兩側(cè)的基底110進(jìn)行第一離子注入以形成第一摻雜層110。如前所述，當(dāng)形成N晶體管時，所述第一離子注入過程中注入的離子為N型離子，如砷離子；當(dāng)形成P晶體管時，所述第一離子注入過程中注入的離子為P型離子，如BF₂離子。

具體的，進(jìn)行第一離子注入的步驟中，所述離子注入能量在1.5KeV到3.0KeV范圍內(nèi)，注入劑量在5E12atoms/cm²到8E13atoms/cm²范圍內(nèi)，傾斜角度在0°到15°范圍內(nèi)。

參考圖4，在柵極結(jié)構(gòu)200的側(cè)壁形成第一側(cè)墻240。

第一側(cè)墻240的作用是避免后續(xù)半導(dǎo)體工藝對器件溝道區(qū)產(chǎn)生損傷，減 少源漏穿通現(xiàn)象的出現(xiàn)。第一側(cè)墻240的材料可以為氮化物或氧化物。本實(shí)施例中，所述第一側(cè)墻240的材料為氧化硅。

具體的，形成所述第一側(cè)墻240的步驟包括：首先形成覆蓋所述基底100和所述柵極結(jié)構(gòu)200表面的第一側(cè)墻材料層；之后利用各向異性干法刻蝕工藝去除柵極結(jié)構(gòu)200和所述基底100表面的第一側(cè)墻材料層，露出所述柵極結(jié)構(gòu)200和所述基底100的表面。柵極結(jié)構(gòu)200側(cè)壁的第一側(cè)墻材料層被保留，形成第一側(cè)墻240。

參考圖5，去除所述第一側(cè)墻240兩側(cè)的第一摻雜層110。

具體的，以所述柵極結(jié)構(gòu)200和第一側(cè)墻240為掩膜，采用干法刻蝕工藝去除所述第一側(cè)墻240兩側(cè)的第一摻雜層110。

由于所述第一摻雜層110是通過離子注入的方式在柵極結(jié)構(gòu)200兩側(cè)的基底100內(nèi)形成，因此去除所述第一側(cè)墻240兩側(cè)的第一摻雜層110的步驟包括：去除第一側(cè)墻240兩側(cè)部分厚度的基底100。

此外如果去除所述基底100的厚度太少，難以露出所述基底100的表面；如果去除所述基底100的厚度太大，則會影響柵極結(jié)構(gòu)200對溝道的控制能力。具體的，本實(shí)施例中，去除基底100的厚度在0.06微米到0.2微米范圍內(nèi)。

由于所述第一摻雜層110在所述第一側(cè)墻240之前形成，因此所述第一側(cè)墻240覆蓋部分第一摻雜層110的部分表面。此外，由于離子的擴(kuò)散，所述第一摻雜層110還延伸至所述柵極結(jié)構(gòu)200的下方。因此，以所述柵極結(jié)構(gòu)200和第一側(cè)墻240為掩膜，去除部分厚度的基底100時，位于所述柵極結(jié)構(gòu)200和所述第一側(cè)墻240下方的部分第一摻雜層110依舊保留，以抑制熱載流子注入。

參考圖6，在第一側(cè)墻240兩側(cè)的基底100內(nèi)形成第二摻雜層120，所述第二摻雜層120的摻雜濃度高于所述第一摻雜層110的摻雜濃度。

所述第二摻雜層120的摻雜濃度高于所述第一摻雜層110的摻雜濃度，用于形成淺結(jié)，以抑制所形成晶體管源漏之間的溝道漏電流，所述第二摻雜層120還能夠承受部分電壓，防止熱電子效應(yīng)。所述第二摻雜層120的摻雜 離子與所述形成晶體管的類型相關(guān)：當(dāng)形成NMOS晶體管時，所述第二摻雜層120的摻雜離子為N型離子，如砷離子；當(dāng)形成PMOS晶體管時，所述第二摻雜層120的摻雜離子為P型離子，如硼離子。

由于所述第二摻雜層120需形成淺結(jié)，以抑制溝道漏電流；所述第一摻雜層110僅起空間隔離的作用，并不起實(shí)質(zhì)的電學(xué)作用。因此所述第二摻雜層120的摻雜濃度高于所述第一摻雜層110的摻雜濃度。

所述第二摻雜層120的厚度如果太大，會影響所述柵極結(jié)構(gòu)200對后續(xù)形成源區(qū)和漏區(qū)之間溝道的控制能力；如果所述第二摻雜層120的厚度太小，則無法起到抑制溝道漏電流的作用。本實(shí)施例中，所述第二摻雜層120的厚度在10納米到40納米范圍內(nèi)。

本實(shí)施例中，形成所述第二摻雜層120的步驟包括：通過對第一側(cè)墻240兩側(cè)的基底100進(jìn)行第二離子注入以形成第二摻雜層120。如前所述，當(dāng)形成NMOS晶體管時，所述第一離子注入過程中注入的離子為N型離子，如砷離子；當(dāng)形成PMOS晶體管時，所述第一離子注入過程中注入的離子為P型離子，如BF₂離子。采用離子注入方式形成所述第一摻雜層110的好處在于，能夠在基底100表面形成非晶態(tài)，摻雜離子和表面非晶態(tài)的結(jié)合有助于維持淺結(jié)。

具體的，進(jìn)行第二離子注入的過程中，所述離子注入能量在3KeV到30KeV范圍內(nèi)，注入劑量在1E14atoms/cm²到1E15atoms/cm²范圍內(nèi)，傾斜角度在7°到35°范圍內(nèi)。

參考圖7，在第一側(cè)墻240側(cè)壁形成第二側(cè)墻250。

需要說明的是，在形成第二摻雜層120的步驟之后，在形成第二側(cè)墻250的步驟之前，所述形成方法還包括：對所述第一摻雜層110和所述第二摻雜層120進(jìn)行退火處理(例如：尖峰退火)，以激活所述第二摻雜層120中的摻雜離子，并避免所述摻雜離子擴(kuò)散入第二側(cè)墻。

第二側(cè)墻250的作用是保護(hù)所形成晶體管的溝道，避免后續(xù)形成源區(qū)或者漏區(qū)的半導(dǎo)體工藝對器件溝道產(chǎn)生影響，減少源漏穿通現(xiàn)象的出現(xiàn)。類似的，所述第二側(cè)墻250的材料也可以為氮化物或氧化物。本實(shí)施例中，所述 第二側(cè)墻250的材料為氧化硅。

具體的，形成所述第二側(cè)墻250的步驟包括：首先形成覆蓋所述基底100和所述柵極結(jié)構(gòu)200表面的第二側(cè)墻材料層；之后利用各向異性干法刻蝕工藝去除柵極結(jié)構(gòu)200和所述基底100表面的第二側(cè)墻材料層，露出所述柵極結(jié)構(gòu)200和所述基底100的表面。柵極結(jié)構(gòu)200側(cè)壁的第二側(cè)墻材料層被保留，形成第二側(cè)墻250。

參考圖8，在所述第二側(cè)墻250兩側(cè)的基底100中形成源區(qū)或漏區(qū)130。

具體的，采用中等或高劑量向所述第二側(cè)墻250兩側(cè)的基底100內(nèi)注入離子，以形成源區(qū)或者漏區(qū)130。所述第一側(cè)墻240和第二側(cè)墻250能夠保護(hù)柵極結(jié)構(gòu)200下方的溝道，在注入過程中防止摻雜離子進(jìn)入。

需要說明的是，本實(shí)施例中，所述基底100為絕緣層上硅結(jié)構(gòu)，包括底層硅101、位于底層硅101表面的氧化層102以及位于氧化層102表面的頂層硅103。形成源區(qū)或者漏區(qū)130的步驟包括：所述源區(qū)或者漏區(qū)130的深度不小于所述頂層硅的厚度，以提高所述源區(qū)和漏區(qū)130之間的絕緣性，抑制溝道漏電流。

需要說明的是，本實(shí)施例中，所述第二摻雜層120以及所述源區(qū)或者漏區(qū)130是通過離子注入的方式形成的。但是采用離子注入方式形成所述第二摻雜層120和所述源區(qū)或者漏區(qū)130的做法僅為一示例。本發(fā)明其他實(shí)施例中，所述第二摻雜層和所述源區(qū)或者漏區(qū)還可以通過原位摻雜的方式形成，本發(fā)明對此不做限制。當(dāng)通過原位摻雜的方式形成所述第二摻雜層時，所述第二摻雜層的摻雜濃度在1E19atoms/cm³到5E20atoms/cm³范圍內(nèi)。

相應(yīng)的，本發(fā)明還提供一種晶體管，包括：

基底以及位于基底上的柵極結(jié)構(gòu)；覆蓋柵極結(jié)構(gòu)側(cè)壁的第一側(cè)墻；位于第一側(cè)墻下方基底內(nèi)的第一摻雜層；覆蓋第一側(cè)墻側(cè)壁的第二側(cè)墻；位于第二側(cè)墻下方的第二摻雜層，所述第二摻雜層的摻雜濃度高于所述第一摻雜層的摻雜濃度；位于第二摻雜層兩側(cè)基底中的源區(qū)或者漏區(qū)。

參考圖8，示出了本發(fā)明所提供晶體管一實(shí)施例的結(jié)構(gòu)示意圖。

所述晶體管包括：

基底100以及位于基底100上的柵極結(jié)構(gòu)200。

所述基底100用于為半導(dǎo)體工藝提供操作平臺。所述基底100的材料選自單晶硅、多晶硅或者非晶硅；所述基底100也可以選自硅、鍺、砷化鎵或硅鍺中一種或多種的化合物；所述基底100還可以是其他半導(dǎo)體材料。本發(fā)明對此不作限制。

在本發(fā)明的其他實(shí)施例中，所述基底100還可以選自具有外延層或外延層上硅結(jié)構(gòu)。具體的，所述基底100可以包括襯底以及位于所述襯底表面的半導(dǎo)體層。所述半導(dǎo)體層可以采用選擇性外延沉積工藝形成于所述襯底表面。所述襯底可以為硅襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或者III-V族化合物襯底，例如氮化鎵襯底或者砷化鎵襯底等；所述半導(dǎo)體層的材料為硅、鍺、碳化硅或硅鍺等。所述襯底和半導(dǎo)體層的選擇均不受限制，能夠選取適于工藝需求或易于集成的襯底、以及適于作為基底的材料。

本實(shí)施例中，所述基底100為絕緣層上硅結(jié)構(gòu)(Silicon On Insulator,SOI)，包括底層硅101、位于底層硅101表面的氧化層102以及位于氧化層102表面的頂層硅103。所述柵極結(jié)構(gòu)200位于所述頂層硅103的表面。采用絕緣層上硅結(jié)構(gòu)作為基底100的做法具有器件度高，寄生電容小，短溝道效應(yīng)小等優(yōu)勢。

所述柵極結(jié)構(gòu)200包括依次位于基底100表面的柵介質(zhì)層210和柵電極220。

所述柵介質(zhì)層210的材料為高K材料，具體包括氧化鉿、氧化鋯、氧化鉿硅、氧化鑭、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁等材料。所述柵電極220的材料可以為金屬或多晶硅。

后續(xù)所述柵極結(jié)構(gòu)200通過插塞實(shí)現(xiàn)所述晶體管與外部電路的連接，為減小所形成插塞與所述柵極結(jié)構(gòu)200的接觸電阻，本實(shí)施例中，所述柵極結(jié)構(gòu)200還包括覆蓋所述柵電極220的連接層230。所述連接層230可以由金屬硅化物(Silicide)形成。具體的，本實(shí)施例中，所述連接層230的材料為硅 化鎳。

覆蓋柵極結(jié)構(gòu)200側(cè)壁的第一側(cè)墻240。

第一側(cè)墻240的作用是保護(hù)溝道，避免半導(dǎo)體工藝對器件溝道區(qū)產(chǎn)生損傷，減少源漏穿通現(xiàn)象的出現(xiàn)。第一側(cè)墻240的材料可以為氮化物或氧化物。本實(shí)施例中，所述第一側(cè)墻240的材料為氧化硅。

位于第一側(cè)墻240下方基底100內(nèi)的第一摻雜層110。

所述第一摻雜層110的作用是增大所述柵極結(jié)構(gòu)200與所形成器件溝道之間的距離，以抑制載流子向所述柵介質(zhì)層210的注入，避免形成柵電極電流和基底電流，改善晶體管的性能，提高器件的可靠性。

所述第一摻雜層110的厚度如果太大，會影響所述柵極結(jié)構(gòu)200對后續(xù)形成源區(qū)和漏區(qū)之間溝道的控制能力；如果所述第一摻雜層110的厚度太小，則無法起到抑制載流子向所述柵介質(zhì)層210注入的作用。本實(shí)施例中，所述第一摻雜層110的厚度在2納米到10納米范圍內(nèi)。

當(dāng)形成NMOS晶體管時，所述第一離子注入過程中注入的離子為N型離子，如砷離子；當(dāng)形成PMOS晶體管時，所述第一離子注入過程中注入的離子為P型離子，如BF₂離子。具體的，所述第一摻雜層110的摻雜濃度在5E17atoms/cm³到8E18atoms/cm³范圍內(nèi)。

覆蓋第一側(cè)墻240側(cè)壁的第二側(cè)墻250。

第二側(cè)墻250的作用是保護(hù)所形成晶體管的溝道，避免后續(xù)形成源區(qū)或者漏區(qū)的半導(dǎo)體工藝對器件溝道產(chǎn)生影響，減少源漏穿通現(xiàn)象的出現(xiàn)。類似的，所述第二側(cè)墻250的材料也可以為氮化物或氧化物。本實(shí)施例中，所述第二側(cè)墻250的材料為氧化硅。

位于第二側(cè)墻250下方的第二摻雜層120，所述第二摻雜層120的摻雜濃度高于所述第一摻雜層110的摻雜濃度。

所述第二摻雜層120的作用是形成淺結(jié)，以抑制所形成晶體管源漏之間的溝道漏電流，所述第二摻雜層120還能夠承受部分電壓，防止熱電子效應(yīng)。所述第二摻雜層120的摻雜離子與所屬形成晶體管的類型相關(guān)：當(dāng)形成NMOS 晶體管時，所述第二摻雜層120的摻雜離子為N型離子，如砷離子；當(dāng)形成PMOS晶體管時，所述第二摻雜層120的摻雜離子為P型離子，如硼離子。具體的，所述第二摻雜層120的摻雜濃度在1E19atoms/cm³到5E20atoms/cm³范圍內(nèi)。

由于所述第二摻雜層120需形成淺結(jié)，以抑制溝道漏電流；所述第一摻雜層110僅起空間隔離的作用，并不起實(shí)質(zhì)的電學(xué)作用。因此所述第二摻雜層120的摻雜濃度高于所述第一摻雜層110的摻雜濃度。

所述第二摻雜層120的厚度如果太大，會影響所述柵極結(jié)構(gòu)200對后續(xù)形成源區(qū)和漏區(qū)之間溝道的控制能力；如果所述第二摻雜層120的厚度太小，則無法起到抑制溝道漏電流的作用。本實(shí)施例中，所述第二摻雜層120的厚度在10納米到40納米范圍內(nèi)。

位于第二摻雜層250兩側(cè)基底100中的源區(qū)或者漏區(qū)130。

具體的，采用中等或高劑量向所述第二側(cè)墻250兩側(cè)的基底100內(nèi)注入離子，以形成源區(qū)或者漏區(qū)130。所述第一側(cè)墻240和第二側(cè)墻250在注入過程中保護(hù)柵極結(jié)構(gòu)200下方的溝道，防止摻雜離子進(jìn)入。

需要說明的是，本實(shí)施例中，所述基底100為絕緣層上硅結(jié)構(gòu)，包括底層硅101、位于底層硅101表面的氧化層102以及位于氧化層102表面的頂層硅103。形成源區(qū)或者漏區(qū)130的步驟包括：所述源區(qū)或者漏區(qū)130的深度不小于所述頂層硅的厚度，以提高所述源區(qū)和漏區(qū)130之間的絕緣性，抑制溝道漏電流。

綜上，本發(fā)明通過設(shè)置位于柵極結(jié)構(gòu)下方的第一摻雜層和第二摻雜層，且所述第二摻雜層的摻雜濃度高于所述第一摻雜層的摻雜濃度，增大柵極結(jié)構(gòu)和溝道之間的距離，增大柵介質(zhì)層與溝道載流子之間的距離，有效降低了熱載流子向柵介質(zhì)層注入的可能，避免形成柵電極電流和基底電流，改善晶體管的性能，提高器件的可靠性。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。