碳化硅半導體裝置的制作方法

文檔序號：12288888閱讀：405來源：國知局

本申請涉及碳化硅半導體裝置。

背景技術(shù)：

與硅(Si)相比，碳化硅(silicon carbide：SiC)是帶隙大且高硬度的半導體材料。例如，SiC應用于開關(guān)元件和整流元件等功率元件。使用SiC的功率元件與使用了Si的功率元件相比，例如具有能夠降低電力損耗的優(yōu)點。

使用了SiC的代表性的半導體元件是金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)。

SiC-MOSFET例如可考慮作為在對電機等負載進行驅(qū)動控制的電力變換器等中使用的開關(guān)元件進行使用。

例如，作為使用了SiC的MOSFET，公開了如專利文獻1、2所示的構(gòu)造。在專利文獻1公開的MOSFET中，在并列排列有用于從外部施加柵極電壓的柵極焊盤和縱向型MOSFET單元的單元區(qū)域，形成有與各MOSFET單元電連接的上部源極電極。此外，柵極布線以與柵極焊盤電連接的狀態(tài)沿著外周部形成，并形成為包圍上部源極電極。形成為包圍上部源極電極的柵極布線抑制由距柵極焊盤的距離決定的柵極電極的電位的時間延遲，并謀求切換的高速化。例如，在作為柵極電極而使用多晶硅時，多晶硅的導電性不足夠高，因此當柵極電極的位置遠離柵極焊盤時，MOSFET的柵極電阻會升高。因此，根據(jù)由MOSFET的柵極電阻和源極-柵極間的電容決定的時間常數(shù)，在柵極電阻高的MOSFET單元中會在柵極焊盤的電位和柵極電極的電位產(chǎn)生延遲。因此，例如通過使用鋁等低電阻的材料形成柵極布線并形成為包圍上部源極電極，從而降低各MOSFET單元的柵極電阻，使得容易向柵極電極供給電位，謀求切換的高速化。

此外，在柵極布線的外側(cè)形成有終端構(gòu)造。終端構(gòu)造發(fā)揮緩和表面的電場的作用，因此除了場限環(huán)(Field Limiting Ring，以下，簡寫為FLR)構(gòu)造以外，還廣泛使用結(jié)終端延展(Junction Termination Extention，以下，簡寫為JTE)構(gòu)造或臺面型構(gòu)造等。

在先技術(shù)文獻

專利文獻

專利文獻1：國際公開第2010/073759號

專利文獻2：日本特開2006-140372號公報

技術(shù)實現(xiàn)要素：

在上述的以往的MOSFET中，要求具備更高的耐壓。

本申請的非限定性的某個實施方式提供一種具備高耐壓的碳化硅半導體裝置。

本申請的某個實施方式涉及的碳化硅半導體裝置具備層疊構(gòu)造，層疊構(gòu)造具備：第一導電型的半導體基板；第一導電型的第一碳化硅半導體層，位于半導體基板的主面上；以及第一歐姆電極，位于半導體基板的背面，層疊構(gòu)造包括晶體管區(qū)域、終端區(qū)域以及二極管區(qū)域，晶體管區(qū)域、終端區(qū)域以及二極管區(qū)域分別包括半導體基板的一部分、第一碳化硅半導體層的一部分以及第一歐姆電極的一部分，從與半導體基板的主面垂直的方向觀察，終端區(qū)域包圍晶體管區(qū)域，二極管區(qū)域位于終端區(qū)域與終端區(qū)域之間，在碳化硅半導體裝置中，晶體管區(qū)域包括多個組件單元區(qū)域，碳化硅半導體裝置在各組件單元區(qū)域中具備：第二導電型的第一阱區(qū)域，位于第一碳化硅半導體層的一部分內(nèi)；第一導電型的源極區(qū)域，位于第一阱區(qū)域內(nèi)；第二歐姆電極，與源極區(qū)域電連接；第二碳化硅半導體層，在第一碳化硅半導體層的一部分上，并配置為與第一阱區(qū)域和源極區(qū)域的至少一部分分別相接，至少包括雜質(zhì)濃度比第一碳化硅半導體層的雜質(zhì)濃度低的第一導電型的層；柵極絕緣膜，在第二碳化硅半導體層上；柵極電極，位于柵極絕緣膜上；以及上部電極，與第二歐姆電極電連接，碳化硅半導體裝置在二極管區(qū)域中具備：第二導電型的第二阱區(qū)域，位于第一碳化硅半導體層的一部分內(nèi)；接觸區(qū)域，位于第二阱區(qū)域內(nèi)，并且雜質(zhì)濃度比第二阱區(qū)域的雜質(zhì)濃度高；第二碳化硅半導體層，在第一碳化硅半導體層的一部分上，并配置為與接觸區(qū)域的至少一部分相接；絕緣膜，在第二碳化硅半導體層上，并具有與柵極絕緣膜大致相同的厚度；柵極電極，設置在絕緣膜的至少一部分上；柵極布線，位于接觸區(qū)域上，并與柵極電極電連接；柵極焊盤，位于接觸區(qū)域上，并與柵極布線電連接，用于與外部進行連接；第三歐姆電極，在接觸區(qū)域內(nèi)，至少與位于柵極布線和晶體管區(qū)域之間的區(qū)域、以及位于柵極布線和終端區(qū)域之間的區(qū)域分別電連接；以及源極布線，與第三歐姆電極以及各組件單元區(qū)域的上部電極電連接，碳化硅半導體裝置在終端區(qū)域中具備：第二導電型的雜質(zhì)區(qū)域，位于第一碳化硅半導體層的一部分內(nèi)。

根據(jù)本公開的碳化硅半導體裝置，第三歐姆電極在位于晶體管區(qū)域和終端區(qū)域之間的二極管區(qū)域內(nèi)的、位于柵極布線與終端區(qū)域之間的區(qū)域，具備第三歐姆電極，該第三歐姆電極與二極管區(qū)域的第二阱區(qū)域的接觸區(qū)域電連接。因此，能夠經(jīng)由第三歐姆電極釋放位移電流、雪崩電流，能夠抑制第二阱區(qū)域的電位的上升，并能夠抑制柵極電極下方的絕緣膜的擊穿。

附圖說明

圖1A是示出實施方式的SiC-MOSFET的一個例子的俯視圖。

圖1B是示出實施方式的SiC-MOSFET的晶體管區(qū)域、終端區(qū)域以及二極管區(qū)域100D的配置的俯視圖。

圖2是實施方式的SiC-MOSFET的一個例子，是圖1A的I-I線處的示意性剖視圖。

圖3是實施方式的SiC-MOSFET的一個例子，是圖1A的II-II線處的示意性剖視圖。

圖4A是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖4B是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖4C是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖4D是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖5A是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖5B是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖5C是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖5D是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖6A是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖6B是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖6C是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖6D是示出實施方式的SiC-MOSFET的制造工序的工序剖視圖。

圖7A是示出雪崩耐量值的測定例的電路圖。

圖7B是示出實施方式和比較例的SiC-MOSFET的雪崩耐量值的測定結(jié)果的圖。

圖8A是示出比較例的SiC-MOSFET的構(gòu)造的俯視圖。

圖8B是示出比較例的SiC-MOSFET的構(gòu)造的剖視圖。

圖9是示出變形例1的SiC-MOSFET的一個例子的示意性剖視圖。

圖10是示出變形例2的SiC-MOSFET的一個例子的俯視圖。

圖11A是示出在變形例2的SiC-MOSFET中使FLR的構(gòu)造變化時的擊穿電壓的變化的圖表。

圖11B是示出在變形例2的SiC-MOSFET中使FLR的構(gòu)造變化時的擊穿電壓的變化的圖表。

圖12是示出變形例3的SiC-MOSFET的一個例子的示意性剖視圖。

圖13是示出變形例4的SiC-MOSFET的一個例子的示意性剖視圖。

圖14A是示出變形例5的SiC-MOSFET的一個例子的俯視圖。

圖14B是示出變形例5的SiC-MOSFET的一個例子的俯視圖。

圖15A是示出變形例5的SiC-MOSFET的一個例子的俯視圖。

圖15B是示出變形例5的SiC-MOSFET的一個例子的俯視圖。

圖16是專利文獻1公開的SiC-MOSFET的示意性剖視圖。

圖17是專利文獻2公開的SiC-MOSFET的示意性剖視圖。

具體實施方式

本申請的發(fā)明人詳細地研究了現(xiàn)有技術(shù)的半導體裝置的耐壓。圖16示出專利文獻1中的SiC-MOSFET1600的剖面示意圖。SiC-MOSFET1600包括二極管區(qū)域1600D和柵極焊盤區(qū)域1600G。

MOSFET單元1600T包括：設置在第一導電型的半導體基板1601上的第一導電型的第一碳化硅半導體(漂移層)；選擇性地設置在第一導電型的漂移層1602的表面的第二導電型的第一阱區(qū)域1603；選擇性地形成在第一阱區(qū)域的表層的第一導電型的源極區(qū)域1604；第二導電型的接觸區(qū)域1605；形成在第一導電型的漂移層上的柵極絕緣膜1607；以及形成在柵極絕緣膜上的柵極電極1608。當對柵極電極1608施加電壓時，會在第一阱區(qū)域的表面感應出載流子，形成FET的溝道。

二極管區(qū)域1600D由設置在第一導電型的半導體基板1601上的第一導電型的漂移層1602、選擇性地形成在漂移層1602的表面的第二導電型的第二阱區(qū)域1615、設置在第二阱區(qū)域的表層的第二導電型的第二接觸區(qū)域1616、以及與第二接觸區(qū)域進行歐姆接觸的第二歐姆電極構(gòu)成。具備二極管區(qū)域1600D的目的如下。在芯片成為雪崩狀態(tài)時，對于處于芯片內(nèi)部的晶體管單元1600T，只從晶體管單元1600T正下方的漏極區(qū)域流入電流，但是對于最外周的晶體管單元1600D，從芯片周邊的沒有晶體管單元的區(qū)域也會流入電流，因此流過的電流比在內(nèi)部單元流過的電流大。在晶體管單元1600T中，包括由第一導電型的源極區(qū)域1604、第二導電型的第一阱區(qū)域1603、第一導電型的漂移層1602構(gòu)成的寄生雙極晶體管。因此，當從漂移層1602向第一阱區(qū)域1603流過大電流時，第一阱區(qū)域的電位會由于第一阱區(qū)域1603的電阻而上升，寄生雙極晶體管被導通，從而流過更大電流，最壞情況下器件會被擊穿。以防止這樣的器件擊穿為目的，從最外周的晶體管單元1600D去掉源極區(qū)域，從而排除寄生雙極晶體管。即，作為由第二阱區(qū)域1615和漂移層1602構(gòu)成的單純的PN二極管。

柵極區(qū)域1600G由設置在第一導電型的半導體基板1601上的第一導電型的漂移層1602、選擇性地形成在漂移層1602的表面的第二導電型的第二阱區(qū)域1615、形成在第一導電型的漂移層上的絕緣膜1617、以及形成在絕緣膜1617上的柵極電極1608構(gòu)成。

根據(jù)專利文獻1，公開了如下內(nèi)容，即，由于以下說明的機理，存在設置在形成于柵極區(qū)域的阱區(qū)域與柵極電極之間的絕緣膜1617被絕緣擊穿的情況。在此，設第一導電型為n型，并設第二導電型為p型。在MOSFET從導通(ON)狀態(tài)切換為截止(OFF)狀態(tài)的情況下，漏極電極的電壓會急劇上升。由于該電壓上升，位移電流經(jīng)由存在于p型的阱與n型的漂移層之間的寄生電容流入到第二導電型的阱內(nèi)。此時，在例如像柵極焊盤下方，此處為柵極區(qū)域1600G那樣的p型阱的面積非常大的區(qū)域中，會流過大的位移電流。位移電流最終流入到源極電極，從而在P型阱的內(nèi)部產(chǎn)生由到源極電極為止的電流路徑的電阻與位移電流之積給出的電位上升。特別是，在與源極電極相距的水平方向上的距離大的地方，會在p阱內(nèi)產(chǎn)生其值不能忽略的電位上升。其結(jié)果是，當在p阱上隔著薄的絕緣膜設置有柵極電極時，在MOSFET單元從導通狀態(tài)切換為截止狀態(tài)之后馬上會在p阱與柵極電極之間的絕緣膜加載大的電場，從而存在p阱上的絕緣膜被絕緣擊穿的情況。

此外，在將終端部的雪崩擊穿電壓設計得比MOSFET的單元區(qū)域的雪崩擊穿電壓低時，會在p型阱區(qū)域流過雪崩電流。雖然未圖示，但是終端部形成在圖的右側(cè)(夾著柵極區(qū)域1600G的二極管區(qū)域1600D的相反側(cè))。在芯片被雪崩擊穿時，雪崩電流從終端部朝向二極管區(qū)域(從圖的右端向左)在柵極焊盤下方的p阱內(nèi)流過。因此，與上述機理同樣地，會在柵極焊盤下方的p阱內(nèi)產(chǎn)生電壓下降，并在p阱上的絕緣膜1617加載大的電場。其結(jié)果是，存在柵極焊盤下方的絕緣膜被絕緣擊穿的情況。這不僅產(chǎn)生在柵極焊盤，在柵極布線中也會產(chǎn)生同樣的現(xiàn)象。

在專利文獻1中，針對上述課題，通過在面積大的p阱區(qū)域上具備膜厚比柵極絕緣膜的膜厚厚的場絕緣膜，從而降低在p阱內(nèi)產(chǎn)生電位上升時加載在絕緣膜的電場，抑制柵極焊盤下方的絕緣膜被絕緣擊穿。

圖17示出專利文獻2中的MOSFET的剖面示意圖。柵極區(qū)域1700G由設置在第一導電型的半導體基板1701上的第一導電型的漂移層1702、選擇性地形成在漂移層的表面的第二導電型的第二阱區(qū)域1717a、形成在第一導電型的漂移層上的絕緣膜1716、以及形成在絕緣膜上的柵極電極1708構(gòu)成。通過使第二導電型的第二阱區(qū)域1717a的雜質(zhì)濃度比晶體管單元1700T的第一阱區(qū)域1703的雜質(zhì)濃度高，從而使第二阱區(qū)域1717a低電阻化。由此，抑制流過位移電流時的第二阱的電位上升，并抑制絕緣膜1716的擊穿。除此之外，夾著柵極區(qū)域1700G在晶體管單元1700的相反側(cè)設置有二極管區(qū)域1700D。此外，在形成于二極管區(qū)域1700D的第二導電型的第二接觸區(qū)域中加深雜質(zhì)的摻雜深度，進而增加雜質(zhì)摻雜濃度。通過該構(gòu)造，由二極管區(qū)域1700D決定半導體元件1700的擊穿電壓(以下：BVD)。通過在二極管區(qū)域1700D的上表面部設置上部源極布線1714L，從而雪崩擊穿時的雪崩電流能夠在不通過柵極布線部1700G的第二阱區(qū)域的情況下向上部源極布線1712L釋放，從而抑制柵極布線區(qū)域1700G的第二阱區(qū)域內(nèi)的電位上升。其結(jié)果是，能夠抑制絕緣膜1716的絕緣擊穿。

另一方面，為了改善SiC的MOSFET的低的移動度，還提出了在阱區(qū)域上設置外延生長層。在SiC-MOSFET中，第一阱區(qū)域1603通常通過離子注入來形成。通過在離子注入后進行活性化退火，從而恢復第一阱區(qū)域的結(jié)晶性，但是與Si不同，在離子注入層會留下缺陷。此外，活性化退火的溫度為1600℃以上的高溫，因此會在漂移層1602產(chǎn)生表面龜裂。因此，當將通過離子注入形成的第一阱區(qū)域的表面直接用作溝道時，F(xiàn)ET的溝道移動度會下降。此外，對第一阱區(qū)域表面進行了熱氧化的柵極絕緣膜也存在膜質(zhì)差、產(chǎn)生膜厚的偏差等課題。因此，在SiC-MOSFET中，以往提出了在第一阱區(qū)域上形成外延生長層，并將該表面作為溝道。這是因為，外延生長層表面的結(jié)晶缺陷少，且可緩解基底的表面龜裂。

然而，根據(jù)本申請的發(fā)明人的研究，在上述以往的結(jié)構(gòu)中，因為在柵極焊盤、柵極布線部等面積大的p型阱區(qū)域上具備膜厚比柵極絕緣膜的膜厚厚的場絕緣膜，所以需要與柵極絕緣膜獨立地形成膜厚厚的場氧化膜的工序。此外，在具備外延溝道層的SiC-MOSFET中，場絕緣膜需要在外延溝道層的形成工序與柵極絕緣膜的形成工序之間實施。因此，在上述場絕緣膜的形成工序中，可想到外延溝道層與柵極絕緣膜的MOS界面的污染、由表面龜裂造成的柵極絕緣膜的品質(zhì)下降。

本申請的發(fā)明人鑒于這樣的課題，想到了即使在具備外延溝道層的SiC-MOSFET中，也能夠在不使柵極絕緣膜的品質(zhì)下降的情況下抑制切換和雪崩擊穿時柵極區(qū)域中的絕緣膜的絕緣擊穿的碳化硅半導體裝置。本申請公開的碳化硅半導體裝置的概要如下。

本申請的某個實施方式涉及的碳化硅半導體裝置具備層疊構(gòu)造，層疊構(gòu)造具備：第一導電型的半導體基板；第一導電型的第一碳化硅半導體層，位于半導體基板的主面上；以及第一歐姆電極，位于半導體基板的背面，層疊構(gòu)造包括晶體管區(qū)域、終端區(qū)域以及二極管區(qū)域，晶體管區(qū)域、終端區(qū)域以及二極管區(qū)域分別包括半導體基板的一部分、第一碳化硅半導體層的一部分以及第一歐姆電極的一部分，從與半導體基板的主面垂直的方向觀察，終端區(qū)域包圍晶體管區(qū)域，二極管區(qū)域位于終端區(qū)域與終端區(qū)域之間，在碳化硅半導體裝置中，晶體管區(qū)域包括多個組件單元區(qū)域，碳化硅半導體裝置在各組件單元區(qū)域中具備：第二導電型的第一阱區(qū)域，位于第一碳化硅半導體層的一部分內(nèi)；第一導電型的源極區(qū)域，位于第一阱區(qū)域內(nèi)；第二歐姆電極，與源極區(qū)域電連接；第二碳化硅半導體層，在第一碳化硅半導體層的一部分上，并配置為與第一阱區(qū)域和源極區(qū)域的至少一部分分別相接，至少包括雜質(zhì)濃度比第一碳化硅半導體層的雜質(zhì)濃度低的第一導電型的層；柵極絕緣膜，在第二碳化硅半導體層上；柵極電極，位于柵極絕緣膜上；第二歐姆電極，與源極區(qū)域電連接；以及上部電極，與第二歐姆電極電連接，碳化硅半導體裝置在二極管區(qū)域中具備：第二導電型的第二阱區(qū)域，位于第一碳化硅半導體層的一部分內(nèi)；接觸區(qū)域，位于第二阱區(qū)域內(nèi)，并且雜質(zhì)濃度比第二阱區(qū)域的雜質(zhì)濃度高；第二碳化硅半導體層，在第一碳化硅半導體層的一部分上，并配置為與接觸區(qū)域的至少一部分相接；絕緣膜，在第二碳化硅半導體層上，并具有與柵極絕緣膜大致相同的厚度；柵極電極，設置在絕緣膜的至少一部分上；柵極布線，位于接觸區(qū)域上，并與柵極電極電連接；柵極焊盤，位于接觸區(qū)域上，并與柵極布線電連接，用于與外部進行連接；第三歐姆電極，在接觸區(qū)域內(nèi)，至少與位于柵極布線和晶體管區(qū)域之間的區(qū)域、以及位于柵極布線和終端區(qū)域之間的區(qū)域分別電連接；以及源極布線，與第三歐姆電極以及各組件單元區(qū)域的上部電極電連接，碳化硅半導體裝置在終端區(qū)域中具備：第二導電型的雜質(zhì)區(qū)域，位于第一碳化硅半導體層的一部分內(nèi)。

可以是，碳化硅半導體裝置還具備：至少一個組件單元，在二極管區(qū)域的柵極布線與終端區(qū)域之間，具有與晶體管區(qū)域的組件單元區(qū)域相同的構(gòu)造。

可以是，從與半導體基板的主面垂直的方向觀察，層疊構(gòu)造具有大致四邊形的形狀，在四邊形的4個角之中，更靠近柵極焊盤的兩個角中的終端區(qū)域的耐壓比另外兩個角之中的至少一個角中的終端區(qū)域的耐壓高。

可以是，在終端區(qū)域中，雜質(zhì)區(qū)域構(gòu)成FLR，更靠近柵極焊盤的兩個角中的雜質(zhì)區(qū)域的半徑比另外兩個角之中的至少一個角中的雜質(zhì)區(qū)域的半徑大。

可以是，在終端區(qū)域中，雜質(zhì)區(qū)域構(gòu)成FLR構(gòu)造，更靠近柵極焊盤的兩個角中的雜質(zhì)區(qū)域的寬度比另外兩個角之中的至少一個角中的雜質(zhì)區(qū)域的寬度大。

可以是，在二極管區(qū)域的柵極布線和晶體管區(qū)域之間具有多個第三歐姆電極，從與半導體基板的主面垂直的方向觀察，位于柵極布線和晶體管區(qū)域之間的多個第三歐姆電極具有四邊形或圓形的形狀，在多個第三歐姆電極之中，最接近第二阱區(qū)域的角部的第三歐姆電極具有比與該最接近所述第二阱區(qū)域的角部的第三歐姆電極相鄰的第三歐姆電極大的面積。

可以是，從與半導體基板的主面垂直的方向觀察，位于二極管區(qū)域的柵極布線和晶體管區(qū)域之間的第三歐姆電極具有條帶形狀，條帶的寬度在第二阱區(qū)域的角部最大。

可以是，在二極管區(qū)域中，第二阱區(qū)域被分割為多個，被分割的多個第二阱區(qū)域之間的間隔等于或小于被分割的多個第二阱區(qū)域與第一阱區(qū)域的間隔。

以下，參照附圖對本公開的碳化硅半導體裝置的實施方式進行說明。在本實施方式中，將半導體的兩個導電型中的第一導電型設為n型，并將第二導電型設為p型。但是，也可以是第一導電型為p型且第二導電型為n型。此外，導電型的右肩的“+”或“-”表示雜質(zhì)的相對的濃度。例如，“n+”意味著n型雜質(zhì)濃度比“n”高，“n-”意味著n型雜質(zhì)濃度比“n”低。

此外，雖然在本實施方式中半導體裝置為MOSFET，但是半導體裝置也可以具備絕緣柵雙極晶體管(Insulated Gate Bipolar Transistor，IGBT)構(gòu)造。在該情況下，雜質(zhì)區(qū)域是發(fā)射極或集電極，第一歐姆電極是發(fā)射極電極或集電極電極，第二歐姆電極是集電極電極或發(fā)射極電極。

(實施方式)

參照圖1、圖2以及圖3對本實施方式的碳化硅裝置的實施方式進行說明。圖1A是從半導體基板的主面?zhèn)扔^察本實施方式的碳化硅半導體裝置100(以下，稱為SiC-MOSFET100)的示意性俯視圖。圖2是圖1A所示的I-I線處的示意性剖視圖，圖3是圖1A所示的II-II線處的示意性剖視圖。

＜構(gòu)造＞

本實施方式的SiC-MOSFET100具備層疊構(gòu)造200。層疊構(gòu)造200具備n+型的SiC基板(半導體基板)101、位于SiC半導體基板101的主面的漂移層(第一碳化硅半導體層)102、以及位于SiC半導體基板101的背面的漏極電極(第一歐姆電極)110。

層疊構(gòu)造200包括晶體管區(qū)域100T、終端區(qū)域100E以及二極管區(qū)域100D，晶體管區(qū)域100T、終端區(qū)域100E以及二極管區(qū)域100D分別包括SiC半導體基板101的一部分、漂移層102的一部分以及漏極電極110的一部分。圖1B示意性地示出從與SiC半導體基板101的主面垂直的方向觀察的這些區(qū)域的配置。如圖1B所示，終端區(qū)域100E包圍晶體管區(qū)域100T，二極管區(qū)域100D位于終端區(qū)域100E與晶體管區(qū)域100T之間。二極管區(qū)域100D包括柵極布線區(qū)域100GL和柵極焊盤區(qū)域100GP。

如圖2和圖3所示，晶體管區(qū)域100T包括多個組件單元區(qū)域100u。多個組件單元區(qū)域100u的每一個作為MOSFET發(fā)揮功能，并彼此并聯(lián)連接。即，在組件單元區(qū)域100u中，構(gòu)成晶體管單元，SiC-MOSFET100包括多個晶體管單元。從與SiC半導體基板101的主面垂直的方向觀察，多個組件單元區(qū)域100u以二維方式排列。

如上所述，二極管區(qū)域100D包括柵極布線區(qū)域100GL和柵極焊盤區(qū)域100GP。由此，在包括柵極布線區(qū)域100GL和柵極焊盤區(qū)域100GP的剖面中，二極管區(qū)域100D分為二極管區(qū)域100Da和二極管區(qū)域100Db。二極管區(qū)域100Da配置為與晶體管區(qū)域100T相鄰，二極管區(qū)域100Db配置為與終端區(qū)域100E相鄰。

構(gòu)成在各組件單元區(qū)域的晶體管單元具備SiC半導體基板101的一部分、漂移層102的一部分、形成在漂移層102上的溝道層(第二碳化硅半導體層)106、位于溝道層106上的柵極絕緣膜107、位于柵極絕緣膜107上的柵極電極108、源極電極(第二歐姆電極)109、以及漏極電極110的一部分。在漂移層102的一部分內(nèi)，設置有具有與SiC半導體基板101的導電型不同的導電型(在此為p型)的第一阱區(qū)域103。在第一阱區(qū)域103的內(nèi)部形成有高濃度且包含n型雜質(zhì)的n+型的源極區(qū)域104、以及濃度比第一阱區(qū)域103的濃度高且包含p型雜質(zhì)的p+型的第一接觸區(qū)域105。第一阱區(qū)域103、源極區(qū)域104以及第一接觸區(qū)域105例如通過對漂移層102注入雜質(zhì)的工序和使注入到漂移層102的雜質(zhì)活性化的高溫熱處理(活性化退火)工序形成。

源極區(qū)域104和漂移層102經(jīng)由溝道層106連接。溝道層106是通過外延生長形成在漂移層102上的4H-SiC層。此外，第一接觸區(qū)域105和源極區(qū)域104分別與源極電極109形成歐姆接觸。因此，第一阱區(qū)域103經(jīng)由第一接觸區(qū)域105與源極電極109電連接。

源極電極109例如能夠通過如下方式形成，即，在漂移層102中的源極區(qū)域104和第一接觸區(qū)域105上形成例如導電材料(Ni)層，然后以高溫進行熱處理。

柵極絕緣膜107例如是通過對溝道層106的表面進行熱氧化而形成的熱氧化膜(SiO₂膜)。柵極電極108例如使用導電性的多晶硅形成。

柵極電極108被層間絕緣膜111所覆蓋。在層間絕緣膜111形成有接觸孔111c，各組件單元中的源極電極109經(jīng)由該接觸孔111c與上部電極(例如Al電極)112并聯(lián)連接。在漏極電極110還可以形成有背面布線電極113。

接著，對SiC-MOSFET100的終端區(qū)域100E中的構(gòu)造進行說明。終端區(qū)域100E構(gòu)成終端構(gòu)造。碳化硅半導體與Si相比具有高10倍以上的絕緣擊穿電場強度。因此，在碳化硅半導體裝置中，重要的是抑制由半導體裝置的表面構(gòu)造中的電場集中造成的絕緣擊穿，終端構(gòu)造緩解層疊構(gòu)造200的表面中的電場的集中。

SiC-MOSFET100在終端區(qū)域100E中具備位于第一碳化硅半導體層的一部分內(nèi)的p型的環(huán)區(qū)域(雜質(zhì)區(qū)域)120。從與SiC半導體基板101的表面垂直的方向觀察，p型的環(huán)區(qū)域120具有包圍晶體管區(qū)域100T的環(huán)形狀。在本實施方式中，具備多個環(huán)區(qū)域120，構(gòu)成FLR構(gòu)造。從與SiC半導體基板101的表面垂直的方向觀察，各環(huán)具有將四角加工成圓弧狀的四邊形的形狀。通過將環(huán)的四角加工成圓弧狀，從而可防止電場集中在四角。例如，環(huán)區(qū)域120在深度方向上具有與晶體管區(qū)域100T的第一阱區(qū)域103以及第二阱區(qū)域115大體相等的雜質(zhì)濃度分布。

接著，對SiC-MOSFET100的二極管區(qū)域100D中的構(gòu)造進行說明。

在二極管區(qū)域100D的柵極布線區(qū)域100GL中，SiC-MOSFET100具備形成在SiC半導體基板101的主面上的漂移層102、形成在漂移層102上的外延層(第二碳化硅半導體層)118、隔著形成在外延層118上的絕緣膜117設置的柵極電極108、以及與柵極電極108電連接的柵極布線114L。柵極布線區(qū)域100GL中的漂移層102具備具有與SiC半導體基板101的導電型不同的導電型(在此為p型)的第二阱區(qū)域115，在第二阱區(qū)域115的內(nèi)部形成有濃度比第二阱區(qū)域115的濃度高且包含p型雜質(zhì)的p+型的第二接觸區(qū)域116。為了降低柵極電極108下方的第二阱區(qū)域115中的電阻，第二接觸區(qū)域116形成在柵極電極108的整個下方。第二阱區(qū)域115在深度方向上具有與第一阱區(qū)域103相同的雜質(zhì)濃度分布。同樣地，第二接觸區(qū)域116在深度方向上具有與第一接觸區(qū)域105大體相同的雜質(zhì)濃度分布。

柵極電極108被層間絕緣膜111所覆蓋，并形成有接觸孔111g，柵極布線114L和柵極電極108經(jīng)由該接觸孔111g電連接。絕緣膜117例如是通過對外延層118的表面進行熱氧化而形成的熱氧化膜(SiO₂)，例如與柵極絕緣膜107在同一個工序中形成，并具有與柵極絕緣膜107大致相同的厚度。

SiC-MOSFET100在二極管區(qū)域100Da中具備形成在SiC半導體基板101的主面上的漂移層102、具有與SiC半導體基板101的導電型不同的導電型(在此為p型)的第二阱區(qū)域115、以及基極電極119(第三歐姆電極)。在第二阱區(qū)域115的內(nèi)部形成有濃度比第二阱區(qū)域115的濃度高且包含p型雜質(zhì)的p+型的第二接觸區(qū)域116。第二接觸區(qū)域116與基極電極119形成歐姆接觸。因此，第二阱區(qū)域115經(jīng)由第二接觸區(qū)域與基極電極電連接?；鶚O電極119例如能夠通過在漂移層102中的第二接觸區(qū)域116上形成例如導電材料(Ni)層之后在高溫進行熱處理而形成，并由與源極電極109相同的材質(zhì)形成。此外，在覆蓋形成在漂移層上的柵極電極108的層間絕緣膜形成有接觸孔111d，第二阱區(qū)域115經(jīng)由基極電極119與上部電極112電連接。

SiC-MOSFET100在二極管區(qū)域100Db中具備形成在SiC半導體基板101的主面上的漂移層102、具有與SiC半導體基板101的導電型不同的導電型(在此為p型)的第二阱區(qū)域115、以及基極電極119。在第二阱區(qū)域115的內(nèi)部形成有濃度比第二阱區(qū)域115的濃度高且包含p型雜質(zhì)的p+型的第二接觸區(qū)域116。第二接觸區(qū)域116與基極電極119形成歐姆接觸。因此，第二阱區(qū)域115經(jīng)由第二接觸區(qū)域與基極電極電連接?；鶚O電極119例如能夠通過在漂移層102中的第二接觸區(qū)域116上形成例如導電材料(Ni)層之后在高溫進行熱處理而形成，并由與源極電極109相同的材質(zhì)形成。在層間絕緣膜形成有接觸孔111d，第二阱區(qū)域115經(jīng)由基極電極119與源極布線112L電連接。

如圖3所示，柵極焊盤區(qū)域100GP中的SiC-MOSFET100的構(gòu)造與圖2所示的柵極布線區(qū)域100GL中的構(gòu)造大體相同。與柵極布線區(qū)域100GL的不同點在于，為了將柵極電極108與外部進行連接而在非常寬的區(qū)域形成有柵極焊盤114。其結(jié)果是，第二阱區(qū)域115變得非常寬。此外，為了對柵極焊盤114和柵極電極108進行電連接，在柵極焊盤114的至少一部分的下方形成有柵極電極108。柵極焊盤區(qū)域100GP中的漂移層102具備具有與SiC半導體基板101的導電型不同的導電型(在此為p型)的第二阱區(qū)域115，在第二阱區(qū)域115的內(nèi)部形成有濃度比第二阱區(qū)域115的濃度高且包含p型雜質(zhì)的p+型的第二接觸區(qū)域116。為了降低柵極下方的p型阱區(qū)域中的電阻，第二接觸區(qū)域116形成在柵極電極108的整個下方。

此外，第二阱區(qū)域115在深度方向上具有與第一阱區(qū)域103大體相同的雜質(zhì)濃度分布。第二接觸區(qū)域116在深度方向上具有與第一接觸區(qū)域105大體相同的雜質(zhì)濃度分布。

此外，柵極電極108被層間絕緣膜111所覆蓋，并形成有接觸孔111g，柵極焊盤114和柵極電極108經(jīng)由該接觸孔111g電連接。絕緣膜117例如是通過對外延層118的表面進行熱氧化而形成的熱氧化(SiO₂)膜，由與柵極絕緣膜107相同的材質(zhì)形成。

＜動作和作用＞

接著，對SiC-MOSFET100的動作進行說明。

在SiC-MOSFET100的各組件單元區(qū)域100u中，由溝道層106、控制流過溝道層106的電流的柵極電極108、柵極絕緣膜107、與溝道層106電連接的源極電極109、以及漏極電極110構(gòu)成MOSFET。

當將MOSFET的閾值電壓設為Vth時，MOSFET在Vgs≥Vth的情況下成為導通狀態(tài)，如果Vds＞0V，則電流從漏極電極110經(jīng)由SiC半導體基板101、漂移層102、溝道層106、以及源極區(qū)域104流向源極電極109。

另一方面，在Vgs＜Vth的情況下，作為晶體管成為截止狀態(tài)。像這樣，能夠通過控制Vgs來切換導通和截止。通常，用于驅(qū)動電力變換器、電機等負載的開關(guān)元件在截止時成為高電阻，因此漏極-源極間的電壓(Vds)大，在導通時成為低電阻，加載在漏極-源極之間的電壓小。

此外，在縱向型的SiC-MOSFET的漏極與源極之間，在構(gòu)造上存在漂移層和阱區(qū)域之間的pn結(jié)。其結(jié)果是，在漏極-源極之間寄生有起因于由該pn結(jié)形成的耗盡層的電容(Cds)。

在此，當考慮MOSFET從導通狀態(tài)切換為截止狀態(tài)的情況時，由于加載在漏極-源極之間的電壓的急劇的變化，位移電流經(jīng)由寄生在漂移層與阱區(qū)域之間的漏極-源極間電容流入到阱內(nèi)。每個組件單元區(qū)域100u的、由第一阱區(qū)域103和漂移層102形成的PN結(jié)的面積與由第二阱區(qū)域115和漂移層102形成的PN結(jié)的面積相比小大致一個數(shù)量級。因此，流到晶體管區(qū)域100T的組件單元區(qū)域100u的位移電流比較少。此外，因為從第一阱區(qū)域103的端部到源極電極109的距離短，所以在第一阱區(qū)域103內(nèi)流過的位移電流的路徑的距離也短。因此，第一阱區(qū)域103的電阻低，第一阱區(qū)域103內(nèi)的電位上升小。

然而，柵極布線區(qū)域100GL和柵極焊盤區(qū)域100GP的第二阱區(qū)域115與第一阱區(qū)域103相比大一個數(shù)量級左右。因此，經(jīng)由寄生在第二阱區(qū)域115的漏極-源極間電容流入大的位移電流。在本實施方式中，像這樣形成有二極管區(qū)域100Da和100Db，并形成為夾入不能配置源極電極109或基極電極119的柵極布線區(qū)域100GL。因此，流入到第二阱區(qū)域115內(nèi)的位移電流分散到二極管區(qū)域100Da和100Db，并經(jīng)由形成在各單元的基極電極119流出到上部電極112和上部源極布線112L。

除此之外，在柵極電極108下方形成有雜質(zhì)濃度比第二阱區(qū)域115的雜質(zhì)濃度高的第二接觸區(qū)域116。因此，能夠保持柵極電極108下方的電阻低，并能夠抑制由位移電流造成的電位上升。

此外，在第二接觸區(qū)域116上形成外延層118，并通過對該外延層118的表面進行熱氧化而形成絕緣膜117。已知，在SiC半導體層中，由于進行高濃度的離子注入，所以會留下表面龜裂、離子結(jié)晶缺陷。因此，與通過對外延層表面進行熱氧化而形成的氧化膜的膜質(zhì)相比，通過對進行了高濃度的離子注入的SiC表面進行熱氧化而形成的氧化膜的膜質(zhì)下降。在本實施方式中，通過在高雜質(zhì)濃度的第二接觸區(qū)域116上形成外延層118，從而在不使絕緣膜117的膜質(zhì)下降的情況下實現(xiàn)絕緣膜117下方的第二阱區(qū)域115的低電阻化。

像這樣，通過位移電流的分散、柵極電極108下方的第二阱區(qū)域115的低電阻化、以及柵極電極108下方的高品質(zhì)的絕緣膜117，抑制第二阱區(qū)域115上的絕緣膜117被擊穿。

接著，對SiC-MOSFET100的雪崩擊穿時的動作進行說明。本實施方式的SiC-MOSFET100在終端區(qū)域100E具備FLR構(gòu)造。如上所述，F(xiàn)LR構(gòu)造包括從與SiC半導體基板101的主面垂直的方向觀察時具有環(huán)形狀的第二導電型的環(huán)區(qū)域120。通過改變環(huán)區(qū)域120的雜質(zhì)濃度和從與SiC半導體基板101的主面垂直的方向觀察的環(huán)區(qū)域120的寬度，從而能夠控制表面電場。即，能夠控制雪崩擊穿電壓。在此，對元件的擊穿電壓由終端區(qū)域100E決定時的動作進行說明，即，對終端區(qū)域100E的雪崩擊穿電壓比晶體管區(qū)域100T的雪崩擊穿電壓低時的動作進行說明。

當在漏極與源極之間施加電壓時，首先在終端區(qū)域100E達到雪崩擊穿電壓。具體地，柵極布線區(qū)域100GL或柵極焊盤區(qū)域100GP中的第二阱區(qū)域115的終端區(qū)域100E側(cè)的一端的電場升高，在第二阱區(qū)域115的終端區(qū)域100E側(cè)的一端產(chǎn)生雪崩擊穿。因此，柵極布線區(qū)域100GL或柵極焊盤區(qū)域100GP的終端區(qū)域100E側(cè)的pn結(jié)的電阻下降，在漏極-源極間電壓被鉗位為雪崩擊穿電壓的狀態(tài)下，雪崩電流流入到第二阱區(qū)域115內(nèi)。在本實施方式中，在第二阱區(qū)域115的終端區(qū)域100E側(cè)的一端設置有二極管區(qū)域100Db，因此雪崩電流在不通過柵極電極108下方的第二阱區(qū)域的情況下經(jīng)由二極管區(qū)域100Db的基極電極119流向成為上部布線電極的源極布線112L。其結(jié)果是，能夠抑制柵極布線下方的第二阱區(qū)域115的電位上升，并能夠防止第二阱區(qū)域115上的絕緣膜117的絕緣擊穿。

為了確認本實施方式的SiC-MOSFET的效果，對雪崩耐量值進行了評價。已知，雪崩耐量值是表示雪崩擊穿時的特性的指標之一。雪崩耐量值是指，在晶體管為截止的狀態(tài)下在晶體管的漏極-源極之間流過電流時，即，在雪崩擊穿狀態(tài)下，直到半導體元件被擊穿為止的能量的量。耐量值大，則特性好，耐量值小，則特性差。圖7A是測定雪崩耐量的電路的一個例子。在測定雪崩耐量的電路中，在電源串聯(lián)連接有線圈和作為D.U.T(Device Under Test：被測試器件)的晶體管。此外，構(gòu)成為可提供用于控制晶體管的導通和截止的柵極信號。

在測定雪崩耐量值時，首先對晶體管提供一定時間的柵極信號。由此，晶體管的電阻暫時降低，電源的電壓基本施加于線圈。根據(jù)施加在線圈的電壓、時間以及線圈的電感，在電路中流過任意的電流。

接著，當將晶體管從導通切換為截止時，流過晶體管的電流要減少，但由于靜電感應在線圈的兩端產(chǎn)生電動勢，欲使線圈繼續(xù)流過電流。其結(jié)果是，加載在晶體管的漏極-源極間的電壓上升，元件達到雪崩擊穿電壓。達到雪崩擊穿電壓的半導體元件的電阻下降，在漏極-源極間電壓被鉗位在雪崩擊穿電壓的狀態(tài)下，在漏極-源極之間流過雪崩電流。此后，由于電路的寄生電阻等，流過線圈和晶體管的電流減少，返回到通常的截止狀態(tài)。雪崩耐量值定義為，從雪崩擊穿起直到電流為0為止的電壓與電流的積分值。

為了比較，制作在SiC-MOFSFET100中不具備二極管區(qū)域100Db的SiC-MOFSFET100A，并測定雪崩耐量值。在圖8A和圖8B示意性地示出SiC-MOFSFET100A的表面和剖面的構(gòu)造。為了容易理解，在圖8A和圖8B中，對于與SiC-MOFSFET100具有相同的功能的構(gòu)成要素標注了相同的參照標記。

在圖7B示出本實施方式的SiC-MOSFET100以及比較例的SiC-MOSFET100A的雪崩耐量值。本實施方式的SiC-MOSFET100的雪崩耐量值為1J，但是比較例的SiC-MOSFET100A的雪崩耐量值為1mJ。即，與比較例相比，在本實施方式的SiC-MOSFET100中，雪崩耐量值高出3個數(shù)量級左右。認為這是因為，在本實施方式的SiC-MOSFET100中，如上所述，雪崩電流經(jīng)由二極管區(qū)域100Db的基極電極119流向成為上部布線電極的源極布線112L，從而抑制柵極布線下方的第二阱區(qū)域115的電位上升，并防止第二阱區(qū)域115上的絕緣膜117的絕緣擊穿。

相對于此，在比較例的SiC-MOSFET100A中沒有二極管區(qū)域100Db，因此雪崩電流通過第二阱區(qū)域115從二極管區(qū)域100Da向基極電極119流出。因此，與切換時同樣地，在第二阱內(nèi)的流過雪崩電流的路徑中，在與基極電極119的距離大的地方會產(chǎn)生不能忽略的電位上升。其結(jié)果是，在第二阱區(qū)域115上的絕緣膜117加載大的電場，絕緣膜117被絕緣擊穿。因此，雪崩耐量值減小。

另外，在此為了簡化說明，對本實施方式的SiC-MOSFET100的I-I剖面、II-II剖面以及比較例的SiC-MOSFET100A的III-III剖面(參照圖8A、圖8B)中的雪崩擊穿進行了說明，但是這樣的動作不限于圖示的剖面的位置。從與SiC半導體基板101的主面垂直的方向觀察，在FLR的角部中產(chǎn)生雪崩擊穿的情況下也進行同樣的動作。

像這樣，根據(jù)本實施方式，能夠抑制柵極電極108下方的薄的氧化膜的擊穿。另外，雖然在本實施方式中示出了第二接觸區(qū)域116連續(xù)地形成在柵極布線區(qū)域100GL中的柵極電極108下方以及二極管區(qū)域100Da和100Db中的例子，但是未必一定連續(xù)。例如，也可以在二極管區(qū)域的兩個基極接觸的中間附近具有未形成第二接觸區(qū)域116的部分。

此外，終端區(qū)域中的終端構(gòu)造不限于FLR，即使是結(jié)終端延展(Junction Termination Extention)構(gòu)造、臺面型構(gòu)造也可得到同樣的效果。

＜制造方法＞

參照圖4A至圖6D對本實施方式的半導體裝置的制造方法的一個例子進行說明。另外，以下說明的特定的數(shù)值、材料、處理條件是一個例子，本發(fā)明并不只限定于以下的制造方法。

首先，準備SiC半導體基板101。SiC半導體基板101例如是低電阻(電阻率為0.02Ωcm)的n型4H-SiC斜切基板。如圖4A所示，在SiC半導體基板101上外延生長高電阻的漂移層(第一碳化硅半導體層)102。也可以在形成漂移層102之前在SiC半導體基板101上沉積由高雜質(zhì)濃度的SiC構(gòu)成的過渡層。過渡層的雜質(zhì)濃度例如為1×10¹⁸cm^-3，過渡層的厚度為1μm。漂移層102例如由n型4H-SiC構(gòu)成，雜質(zhì)濃度和膜厚分別為1×10¹⁶cm^-3和10μm。

接著，在漂移層102上形成例如由SiO₂構(gòu)成的掩模201，例如將Al(鋁)離子注入到漂移層102。由此，同時形成第一阱注入?yún)^(qū)域103A、第二阱注入?yún)^(qū)域115A、環(huán)注入?yún)^(qū)域120A。例如，調(diào)整離子注入的能量和劑量，使得Al離子的濃度為2×10¹⁷cm^-3左右，并使被注入的Al離子的深度為0.5至1.0μm左右。這里所說的深度，相當于從漂移層表面到所注入的Al離子的濃度與漂移層的n型雜質(zhì)濃度相等的位置的距離。與SiC半導體基板101的主面垂直的方向上的雜質(zhì)濃度的深度分布在第一阱注入?yún)^(qū)域103A、第二阱注入?yún)^(qū)域115A、環(huán)注入?yún)^(qū)域120A中大體相同。

接著，如圖4C所示，在離子注入之后除去掩模201，接下來，例如使用由SiO₂構(gòu)成的掩模202在第一阱注入?yún)^(qū)域103A內(nèi)對例如氮進行離子注入，從而形成源極注入?yún)^(qū)域104A?；蛘?，也可以在留下掩模201的一部分的狀態(tài)下進一步沉積SiO₂等，并進行部分加工，從而形成掩模201的側(cè)壁掩模并形成相當于掩模202的掩模。即，也可以應用對第一阱注入?yún)^(qū)域103A和第二阱注入?yún)^(qū)域115A以自調(diào)整方式形成源極注入?yún)^(qū)域104A的、所謂的自調(diào)整處理。調(diào)整離子注入分布，使得源極注入?yún)^(qū)域104A的深度例如為250nm，并使平均的雜質(zhì)濃度為大約5×10¹⁹cm^-3。

在離子注入之后，除去掩模202，如圖4D所示，在形成掩模203之后注入Al，從而形成第一接觸注入?yún)^(qū)域105A、第二接觸注入?yún)^(qū)域116A。第一接觸注入?yún)^(qū)域105A和第二接觸注入?yún)^(qū)域116A的深度例如為400nm，平均的雜質(zhì)濃度為大約1×10²⁰cm^-3，其深度例如設為可得到5×10¹⁷cm^-3的雜質(zhì)濃度的深度。

接著，除去掩模203。從SiC半導體基板101的上方觀察，在漂移層102之中，將在晶體管區(qū)域100T中未形成第一阱注入?yún)^(qū)域103A、源極注入?yún)^(qū)域104A、第一接觸注入?yún)^(qū)域105A的區(qū)域稱為JFET區(qū)域。也可以對JFET區(qū)域形成第一導電型的注入?yún)^(qū)域，并形成為從半導體基板101的上方觀察時包括JFET區(qū)域。該JFET注入?yún)^(qū)域例如通過對N進行離子注入而形成。優(yōu)選將JFET注入?yún)^(qū)域相對于SiC半導體基板101的垂直方向從漂移層102的表面一直形成至比第一阱注入?yún)^(qū)域103A深的位置。例如，JFET注入?yún)^(qū)域的平均雜質(zhì)濃度設定為大約1×10¹⁷cm^-3。

在這些離子注入之后，進行使注入到漂移層102的雜質(zhì)活性化的高溫熱處理(活性化退火)，從而形成第一阱區(qū)域103、第二阱區(qū)域115、環(huán)區(qū)域120、源極區(qū)域104、第一接觸區(qū)域105、第二接觸區(qū)域116?；钚曰嘶鹄缤ㄟ^如下方式實現(xiàn)，即，在漂移層102上沉積200nm左右的碳膜，并在Ar、N₂等惰性氣體環(huán)境或真空中在大約1700℃進行30分鐘左右的熱處理。

另外，為了活性化退火后的漂移層102的表面清潔化，有除去漂移層102的表層的情況。例如，在將漂移層102的表層除去了50nm的情況下，第一阱區(qū)域103、第二阱區(qū)域115、環(huán)區(qū)域120、源極區(qū)域104、第一接觸區(qū)域105、第二接觸區(qū)域116的深度全部減小25nm左右。

接著，如圖5A所示，在包括第一阱區(qū)域103、第二阱區(qū)域115、環(huán)區(qū)域120、源極區(qū)域104、第一接觸區(qū)域105、第二接觸區(qū)域116的漂移層102的整個表面外延生長碳化硅半導體層106A。在本實施方式中，調(diào)整碳化硅半導體層106A的沉積形成條件，使得圖5A中的碳化硅半導體層106A的雜質(zhì)濃度N(cm^-3)和厚度d(nm)例如滿足以下的條件。碳化硅半導體層106A在二極管區(qū)域100D中是外延層118。另外，碳化硅半導體層106A可以形成至晶體管區(qū)域100T。在該情況下，在晶體管區(qū)域100T中是溝道層106，在二極管區(qū)域100D中是外延層118。即，溝道層106和外延層118同時形成。

N＝2×10¹⁸cm^-3

d＝30nm

接下來，在對碳化硅半導體層106A的給定部位進行干式蝕刻之后，例如通過熱氧化在如圖5B所示地進行蝕刻之后留下的碳化硅半導體層106A的表面同時形成柵極絕緣膜107和絕緣膜117。柵極絕緣膜107位于晶體管區(qū)域100T，絕緣膜117位于二極管區(qū)域100D。在通過熱氧化形成了柵極絕緣膜107和絕緣膜117的情況下，碳化硅半導體層106A的一部分成為柵極絕緣膜107和絕緣膜117。因此，考慮由于熱氧化而消失的厚度，調(diào)整形成的碳化硅半導體層106A的厚度，使得在形成柵極絕緣膜107和絕緣膜117之后成為上述厚度d。例如，將碳化硅半導體層106A形成得比d厚大約50nm左右。經(jīng)過形成柵極絕緣膜之前的碳化硅半導體層106A的清潔化工序和柵極絕緣膜形成工序形成了柵極絕緣膜107和絕緣膜117之后的碳化硅半導體層106A具有厚度d。

此后，在柵極絕緣膜107的表面沉積摻雜了7×10²⁰cm^-3左右的磷的多晶硅膜。多晶硅膜的厚度例如為500nm左右。

接著，如圖5C所示，使用掩模(未圖示)對多晶硅膜進行干式蝕刻，從而在所需的區(qū)域形成柵極電極108。接下來，例如通過CVD法沉積使用了SiO₂的層間絕緣膜111，使得覆蓋柵極電極108的表面和漂移層102的表面。層間絕緣膜111的厚度例如為1μm。

接著，如圖5D所示，使用利用光致抗蝕劑的掩模(未圖示)，通過干式蝕刻除去處于第一接觸區(qū)域105的表面上和雜質(zhì)區(qū)域104的一部分的表面上的層間絕緣膜111以及柵極絕緣膜107、絕緣膜117，從而形成接觸孔111c、111d。

此后，例如在具有接觸孔111c、111d的層間絕緣膜111上形成厚度為100nm左右的Ni膜，并在惰性環(huán)境內(nèi)且在例如950℃的溫度進行一分鐘的熱處理，從而使Ni膜與漂移層102反應，形成由Ni硅化物構(gòu)成的歐姆電極。接下來，通過蝕刻除去層間絕緣膜111上的Ni膜，從而得到像圖6A那樣的源極電極109和基極電極119。

接著，在SiC半導體基板101的背面，例如在整個面沉積Ni，并同樣通過熱處理使其與SiC半導體基板101的背面反應，像圖6B那樣形成由Ni硅化物構(gòu)成的漏極電極110。

接著，在形成利用光致抗蝕劑的掩模(未圖示)之后，對層間絕緣膜111的一部分進行蝕刻，使得柵極布線區(qū)域100GL中的柵極電極108的一部分露出，從而如圖6C所示，形成柵極接觸孔111g。

接下來，在表面沉積厚度為4μm左右的鋁膜，蝕刻為所需的圖案，從而如圖6D所示，得到上部電極112、柵極布線114L以及柵極焊盤和上部源極布線112L。進而，在漏極電極110的背面作為芯片焊接用的背面布線電極113而沉積例如Ti/Ni/Ag(Ti側(cè)與漏極電極110相接。)。這樣，得到圖1至圖3所示的SiC-MOSFET100。

另外，雖然在本實施方式中沒有特別進行圖示，但是也可以在層間絕緣膜111、柵極布線114L、上部電極112上進一步沉積在上部電極112的一部分和柵極焊盤114的一部分具有開口的鈍化膜。

(變形例1)

參照圖9對本實施方式的半導體裝置的變形例1進行說明。

像在上述實施方式中說明的那樣，在二極管區(qū)域100Db的源極布線中流過位移電流、雪崩電流等大電流，因此優(yōu)選盡可能加寬源極布線的寬度。然而，當上部源極布線下方只有二極管區(qū)域100Db時，芯片整體中的晶體管以外的區(qū)域會增加，芯片面積平均的電流量低，此外，導通電阻升高。即，面積效率差。本變形例1的特征在于，在源極布線下方也配置了晶體管單元。由此，能夠降低加寬源極布線寬度時的芯片面積平均的電流量的下降。

圖9示出本實施方式的變形例1的剖面示意圖。本變形例1的SiC-MOSFET半導體裝置800在二極管區(qū)域100D中在二極管區(qū)域100Db與終端區(qū)域100E之間具備晶體管區(qū)域100TA。此外，在晶體管區(qū)域100TA與終端區(qū)域100E之間具備二極管區(qū)域100Dc。在晶體管區(qū)域100TA設置有至少一個組件單元區(qū)域100u。例如，晶體管區(qū)域100TA的組件單元區(qū)域100u具備與晶體管區(qū)域100T的組件單元區(qū)域100u相同的構(gòu)造。

通過該構(gòu)造，能夠在不減少晶體管的電流的情況下加寬上部源極布線112L。特別是，在雪崩擊穿時由于以下說明的理由有可能在源極布線流過大的電流，需要充分加寬上部源極布線的布線寬度。

形成在晶體管區(qū)域100T的晶體管單元的耐壓由PN結(jié)的耐壓決定，PN結(jié)由第一阱區(qū)域103和漂移層102形成。終端區(qū)域100E中的由FLR構(gòu)成的終端構(gòu)造的耐壓由環(huán)的寬度、個數(shù)、芯片的角部中的環(huán)的曲率等決定。在晶體管單元的耐壓設計得比終端構(gòu)造的耐壓低的情況下，雪崩電流分散流過芯片內(nèi)的全部組件單元，通過成為用于從外部施加源極電壓的源極焊盤的上部電極112，并通過焊接在源極焊盤的未圖示的導線向外部流出。與源極布線112L相比，成為源極焊盤的上部電極112的寬度更寬。

然而，在晶體管單元的耐壓設計得比終端構(gòu)造的耐壓高的情況下，雪崩擊穿先在終端構(gòu)造中產(chǎn)生，雪崩電流只流過終端構(gòu)造。此外，在終端構(gòu)造之中，位于芯片的角部的部分尤其容易產(chǎn)生電場集中，有可能在此處局部性地流過。在圖1中流到芯片左側(cè)的終端構(gòu)造的雪崩電流直到流入到源極焊盤為止，不得不通過寬度比源極焊盤的寬度窄的源極布線112L。因此，上部源極布線需要將其寬度設計為即使流過全部的雪崩電流也不會擊穿。

例如，在上部源極布線112L由厚度為3μm的鋁構(gòu)成的情況下，允許的瞬時電流為大約5×10⁶A/cm²。當設雪崩電流為30A時，上部源極布線112L的寬度需要為200μm。如果芯片尺寸為1mm×1mm，則上部源極布線的面積為整個芯片的大約4成。如果源極布線下方全部為二極管區(qū)域，則在該區(qū)域不流過導通電流，因此流過導通電流的區(qū)域只有整個芯片的大約6成，面積平均的電流極低。因此，如果像本變形例1那樣在上部源極布線112L下方也配置有晶體管區(qū)域100TA，則能夠確保源極布線的寬度夠?qū)挘瑫r能夠防止芯片面積平均的電流量減少。

本變形例1的SiC-MOSFET800能夠在只改變上述實施方式的SiC-MOSFET100的掩模布局的情況下用同樣的制造方法形成。

(變形例2)

參照圖10對本實施方式的半導體裝置的變形例2進行說明。

在上部源極布線112L中存在比上部電極細的區(qū)域，因此優(yōu)選盡可能使得不流過大電流。特別是，在雪崩擊穿時有可能與額定電流相等的電流從角部通過上部源極布線向外部釋放。在本實施方式中的變形例2的SiC-MOSFET900中，從與SiC半導體基板101的主面垂直的方向觀察，層疊構(gòu)造200具有大致四邊形的形狀。在四邊形的4個角200a、200b、200c、200d之中，位于更靠近柵極焊盤114的位置的角200a、200b中的終端區(qū)域100E的耐壓比另外兩個角200c、200d中的至少一個中的終端區(qū)域100E的耐壓高。換言之，角200c、200d中的至少一個中的終端區(qū)域100E的耐壓比角200a、200b中的終端區(qū)域100E的耐壓低。

通過該構(gòu)造，雪崩電流能夠在不通過細的源極布線112L的情況下通過焊接在柵極焊盤114的導線流出到外部。

如上所述，晶體管單元的耐壓由PN結(jié)的耐壓決定，PN結(jié)由第一阱區(qū)域103和漂移層102形成。由FLR構(gòu)成的終端構(gòu)造的耐壓由環(huán)的寬度、個數(shù)、芯片的角部中的環(huán)的曲率等決定。在晶體管單元的耐壓設計得比終端構(gòu)造的耐壓低的情況下，雪崩電流分散地流過芯片內(nèi)的全部組件單元，通過寬度寬的上部電極112并通過焊接在上部電極112的未圖示的導線向外部流出。

然而，在晶體管單元的耐壓設計得比終端構(gòu)造的耐壓高的情況下，雪崩擊穿先在終端構(gòu)造中產(chǎn)生，雪崩電流只流過終端構(gòu)造。此外，在終端構(gòu)造之中，位于芯片的角部的部分尤其容易產(chǎn)生電場集中，有可能在此處局部性地流過。在圖1中流到芯片左側(cè)的終端構(gòu)造的雪崩電流直到流入到上部電極112為止，不得不通過寬度比上部電極112窄的源極布線112L。因此，為了在不通過細的源極布線112L的情況下通過焊接的導線流出到外部，需要使得在圖10中的芯片的角200a、200b的終端構(gòu)造中難以產(chǎn)生雪崩擊穿。

例如，在終端區(qū)域100E為FLR構(gòu)造的情況下，從與SiC半導體基板101的主面垂直的方向觀察，可以使角200a、200b中的FLR的環(huán)的半徑大于角200c、200d中的FLR的環(huán)的半徑。具體而言，將角200a、200b中的作為FLR的最內(nèi)側(cè)的環(huán)的環(huán)區(qū)域120的半徑設為100μm，并將角200c、200d中的作為FLR的最內(nèi)側(cè)的環(huán)的環(huán)區(qū)域120的半徑設為16μm。圖11A示出歸一化BVD的FLR的最內(nèi)側(cè)的環(huán)區(qū)域120的半徑依賴性?？v軸用將FLR的最內(nèi)側(cè)的環(huán)區(qū)域120的半徑設為8μm時的值進行了歸一化。像這樣，通過改變半徑，從而能夠使雪崩擊穿電壓變化大概±5％左右。因此，在離柵極焊盤114遠(接近上部電極112)的角200c、200d中的FLR中產(chǎn)生雪崩擊穿，雪崩電流能夠在不通過上部源極布線112L的情況下向上部電極112釋放。因此，在決定源極布線112L的寬度時無需考慮雪崩電流，能夠使上部源極布線的寬度變窄。由此，能夠配置晶體管單元的區(qū)域增加，能夠增加單位面積平均的電流量。

此外，從與SiC半導體基板101的主面垂直的方向觀察，也可以使作為角200a、200b中的FLR的環(huán)的環(huán)區(qū)域120的寬度比作為角200c、200d中的FLR的環(huán)的環(huán)區(qū)域120的寬度寬。例如，可以將角200a、200b中的FLR的環(huán)區(qū)域120的寬度設為1.0μm，并將角200c、200d中的FLR的環(huán)區(qū)域120的寬度設為0.9μm。圖11B示出歸一化BVD的FLR的雜質(zhì)區(qū)域的寬度的依賴性。該結(jié)果是使環(huán)的配置周期一定并使注入p型的區(qū)域變化的結(jié)果。在此，將周期設為2μm并使環(huán)區(qū)域120的注入寬度變化。縱軸用將FLR的環(huán)區(qū)域的寬度設為0.8μm時的值進行了歸一化。像這樣，通過使FLR的環(huán)區(qū)域的寬度變化，從而能夠使雪崩擊穿電壓變化大概10％左右。因此，能夠得到與改變FLR的曲率半徑時同樣的作用、效果。

本變形例2的SiC-MOSFET900能夠在只改變上述實施方式的SiC-MOSFET100的掩模布局的情況下用同樣的制造方法形成。

(變形例3)

參照圖12對本實施方式的半導體裝置的變形例3進行說明。

與柵極布線區(qū)域100GL相比，在進行與外部的連接的柵極焊需區(qū)域1100GP區(qū)域中，第二阱區(qū)域更寬。由此，在柵極焊擗區(qū)域1100GP區(qū)域流過大的位移電流，因此優(yōu)選在柵極焊盤區(qū)域不單獨存在薄的絕緣膜的區(qū)域。本變形例3的SiC-MOSFET1100在柵極焊盤區(qū)域1100GP中不具備柵極電極108。由此，在柵極焊盤區(qū)域中，在不隔著柵極電極的情況下在薄的絕緣膜上存在層間絕緣膜。通過該構(gòu)造，在流過大的位移電流時，能夠減弱加載在絕緣膜的電場，能夠抑制柵極焊盤區(qū)域1100GP中的絕緣膜117的擊穿。

圖12示出變形例3中的圖1中的II-II剖面(柵極焊盤區(qū)域)的剖面示意圖。變形例3的柵極布線區(qū)域100GL的構(gòu)造(圖1中的I-I剖面)與圖2所示的實施方式相同。本實施方式中的變形例3的SiC-MOSFET1100在圖1中的II-II的剖面中，包括晶體管區(qū)域100T、終端區(qū)域100E、柵極焊盤區(qū)域1100GP、二極管區(qū)域100Da以及二極管區(qū)域100Db。柵極焊盤區(qū)域1100GP配置為被二極管區(qū)域100Da和晶體管區(qū)域100T夾著。此外，二極管區(qū)域100Db配置為與終端區(qū)域100E相鄰。晶體管區(qū)域100T、二極管區(qū)域100Da、100Db、終端區(qū)域100E與圖3所示的構(gòu)造相同。柵極焊盤區(qū)域1100GP具備形成在SiC半導體基板101的主面上的漂移層102、形成在漂移層102上的外延層118、以及形成在外延層118上的絕緣膜117和層間絕緣膜111和柵極焊盤114。柵極焊盤區(qū)域1100GP中的漂移層102具備具有與SiC半導體基板101的導電型不同的導電型(在此為p型)的第二阱區(qū)域115，在第二阱區(qū)域115的內(nèi)部形成有濃度比第二阱區(qū)域115的濃度高且包含p型雜質(zhì)的p+型的第二接觸區(qū)域116。此外，第二阱區(qū)域115與第一阱區(qū)域103在縱方向上的p型雜質(zhì)分布大體相同，第二接觸區(qū)域116與第一接觸區(qū)域105在縱方向上的p型雜質(zhì)分布大體相同。此外，絕緣膜117是通過對外延層118的表面進行熱氧化而形成的熱氧化(SiO₂)膜，厚度與柵極絕緣膜107的厚度大致相同。在此，當考慮MOSFET從導通狀態(tài)切換為截止狀態(tài)的情況時，由于加載在漏極-源極之間的電壓的急劇的變化，位移電流經(jīng)由寄生在漂移層與阱區(qū)域之間的漏極-源極間電容流入到阱內(nèi)。特別是，為了進行與外部的連接，柵極焊盤區(qū)域1100GP需要做成為比較寬的區(qū)域。因此，第二阱區(qū)域即使與柵極布線部比較也更大，經(jīng)由寄生在該區(qū)域的漏極-源極間電容流入非常大的位移電流。在本變形例3中，雖然在第二阱區(qū)域115的兩側(cè)存在基極電極，但是柵極焊擗區(qū)域的第二阱區(qū)域非常寬，位移電流的路徑必然變長。其結(jié)果是，在柵極焊盤下方的第二阱區(qū)域115內(nèi)產(chǎn)生其值不能忽略的電位上升。像本變形例3那樣，通過做成為在柵極焊盤內(nèi)在絕緣膜117上一定會形成層間絕緣膜111那樣的構(gòu)造，從而即使在柵極焊盤下方的第二阱區(qū)域115內(nèi)產(chǎn)生了其值不能忽略的電位上升時，電壓也會分配到絕緣膜117上和層間絕緣膜111，從而能夠緩和加載在絕緣膜117的電場。其結(jié)果是，能夠抑制柵極焊盤下方的絕緣膜117的擊穿。

本變形例3的SiC-MOSFET1100能夠在只改變上述實施方式的SiC-MOSFET100的掩模布局的情況下用同樣的制造方法形成。

(變形例4)

參照圖13對本實施方式的半導體裝置的變形例4進行說明。與柵極布線區(qū)域100GL部相比，在進行與外部的連接的柵極焊盤區(qū)域100GP中，第二阱區(qū)域115更寬。位移電流根據(jù)第二阱區(qū)域115的面積流動，因此在第二阱區(qū)域115上單獨存在薄的絕緣膜時，優(yōu)選第二阱區(qū)域115窄。本變形例4的SiC-MOSFET1200的特征在于，在柵極焊盤區(qū)域1200GP中，柵極焊盤區(qū)域1200GP的第二阱區(qū)域1215被分割。通過該構(gòu)造，能夠減小只存在薄的絕緣膜的第二阱區(qū)域的面積，能夠抑制柵極焊盤區(qū)域1200GP中的絕緣膜117的擊穿。

在變形例4的SiC-MOSFET1200中，柵極布線區(qū)域100GL的構(gòu)造(圖1中的I-I剖面)與SiC-FOSFET100相同。在圖1中的II-II剖面中，變形例4的SiC-MOSFET1200由晶體管區(qū)域100T、終端區(qū)域100E、柵極焊盤區(qū)域1200GP、二極管區(qū)域100Da以及100Db構(gòu)成。柵極焊盤區(qū)域1200GP配置為被二極管區(qū)域100Da、100Db夾著。二極管區(qū)域100Db配置為與終端區(qū)域100E相鄰。晶體管區(qū)域100T、二極管區(qū)域100Da、100Db、終端區(qū)域100E的構(gòu)造與本實施方式相同。

柵極焊盤區(qū)域1200GP具備形成在SiC半導體基板101的主面上的漂移層102、形成在漂移層102上的外延層118、以及形成在外延層118上的絕緣膜117和層間絕緣膜111和柵極焊盤114。

柵極焊盤區(qū)域1200GP中的漂移層102具備具有與SiC半導體基板101的導電型不同的導電型(在此為p型)的第二阱區(qū)域1215a和1215b，在第二阱區(qū)域115的內(nèi)部分別形成有濃度比第二阱區(qū)域1215a和1215b的濃度高且包含p型雜質(zhì)的p+型的第二接觸區(qū)域1216a和1216b。

此外，第二阱區(qū)域1215a和1215b與第一阱區(qū)域103在縱方向上的雜質(zhì)濃度分布大體相同，第二接觸區(qū)域1216a和1216b與第一接觸區(qū)域105在縱方向上的雜質(zhì)濃度分布大體相同。此外，絕緣膜117是通過對外延層118的表面進行熱氧化而形成的熱氧化(SiO₂)膜，與柵極絕緣膜107同時形成。

在此，第二阱區(qū)域1215a與第二阱區(qū)域1215b的間隔L1等于或小于晶體管區(qū)域100T的第一阱區(qū)域103的間隔L2(圖2所示)。通過使第二阱區(qū)域1215a與第二阱區(qū)域1215b的間隔L1為第一阱區(qū)域103的間隔L2以下，從而在漏極-源極之間加載了電壓時，能夠防止通過彼此的耗盡層在漂移層102表面加載與漏極相等的電壓。此外，從二極管區(qū)域100Da的基極電極119到第二阱區(qū)域1215a的最遠端的距離比從二極管區(qū)域100Db的基極電極119到第二阱區(qū)域1215b的最遠端的距離短。通過縮短從二極管區(qū)域100Da的基極電極119到第二阱區(qū)域1215a的最遠端的距離，從而能夠抑制流過第二阱區(qū)域1215b的位移電流。

在此，當考慮MOSFET從導通狀態(tài)切換為截止狀態(tài)的情況時，由于加載在漏極-源極之間的電壓的急劇的變化，位移電流經(jīng)由寄生在漂移層與阱區(qū)域之間的漏極-源極間電容流入到阱內(nèi)。特別是，為了進行與外部的連接，柵極焊盤區(qū)域1200GP需要做成為比較寬的區(qū)域。因此，與柵極布線部相比，第二阱區(qū)域1215a和1215b更大，經(jīng)由寄生在該區(qū)域的漏極-源極間電容流入非常大的位移電流。在本實施方式中，在第二阱區(qū)域1215a和1215b的兩側(cè)存在基極電極，第二阱區(qū)域1215a和1215b分別與兩側(cè)的基極電極電連接。像本變形例4那樣，通過在柵極焊盤內(nèi)對第二阱區(qū)域進行分割并縮短從存在柵極電極的第二阱區(qū)域1215a的一端到基極電極的距離，從而能夠抑制位移電流，此外，通過縮短流過位移電流的距離，能夠抑制電位上升。其結(jié)果是，能夠抑制柵極焊盤下方的絕緣膜117的擊穿。

本變形例4的SiC-MOSFET1200能夠在只改變上述實施方式的SiC-MOSFET100的掩模布局的情況下用同樣的制造方法形成。

(變形例5)

參照圖14A、圖14B、圖15A以及圖15B對本實施方式的半導體裝置的變形例5進行說明。

位移電流、雪崩電流必定經(jīng)由基極電極119向上部源極布線112L和上部電極112流出。因此，優(yōu)選在降低第二阱區(qū)域內(nèi)的電位上升的同時，降低基極電極119中的由接觸電阻造成的電位上升。本變形例5的SiC-MOSFET1300、1400的特征在于，在形成于柵極布線112與晶體管區(qū)域100T之間的二極管區(qū)域中的基極電極119中，特別是，在處于第二阱區(qū)域115的角部附近的基極電極119，接觸面積增大。通過該構(gòu)造，特別是，能夠在電流集中的基極區(qū)域中降低由接觸電阻造成的電位上升。其結(jié)果是，能夠抑制第二阱上的絕緣膜的擊穿。

圖14A～圖15B示出變形例5的俯視圖。圖14A和圖15A示出半導體裝置整體的俯視圖，圖14B和圖15B示出被虛線包圍的地方的放大圖。

例如，如圖14B所示，在基極電極119從與SiC-MOSFET半導體基板101的主面垂直的方向觀察具有四邊形的形狀時，與第二阱區(qū)域115的角部相距最短距離的基極電極119A的面積比與其相鄰的基極電極119的面積大。此外，如圖15B所示，在基極電極119從與SiC-MOSFET半導體基板101的主面垂直的方向觀察具有條帶形狀時，在第二阱區(qū)域115的角部中條帶的寬度最大。通過該構(gòu)造，能夠抑制基極電極119中的電位上升，此外，能夠抑制由于流入超過最大允許電流的電流而造成的基極電極119的擊穿。

此外，圖14B和圖15B的箭頭示意性地示出俯視觀察時的位移電流的流動。當考慮MOSFET從導通狀態(tài)切換為截止狀態(tài)的情況時，由于漏極-源極間電壓的急劇的變化，位移電流經(jīng)由寄生在漂移層與阱區(qū)域之間的漏極-源極間電容流入到阱內(nèi)。在俯視觀察時，對于未配置在第二阱區(qū)域115的角部的基極電極119，僅從一個方向流入位移電流，相對于此，對于第二阱區(qū)域115的角部附近的基極電極119A，從兩個方向(圖中的從左向右以及從下向上的電流)流過電流。通過使基極電極119A的面積比相鄰的基極電極119大，從而對于大的位移電流的流入能夠抑制基極電極119A中的電位上升。第二阱區(qū)域115和基極電極119配置為相對于位移電流的路徑串聯(lián)。因此，第二阱區(qū)域115的任意的位置的電位上升為由第二阱區(qū)域115的電阻造成的電位上升與由基極電極的接觸電阻造成的電位上升之和。因此，抑制基極電極119中的電位上升，即可抑制第二阱區(qū)域115內(nèi)的電位上升，能夠抑制第二阱區(qū)域115上的絕緣膜的擊穿。此外，因為基極電極119的允許電流量也與面積成比例增大，所以能夠抑制基極電極自身的擊穿。

此外，如圖15B中所示，即使基極電極為條帶形狀，也能夠得到同樣的效果。

另外，雖然在變形例中關(guān)于被柵極布線和晶體管單元夾著的基極電極進行了說明，但是顯然，即使是形成在柵極布線與終端部之間、柵極焊盤與晶體管單元之間、柵極焊盤與晶體管單元之間的基極電極，也可得到同樣的效果。

產(chǎn)業(yè)上的可利用性

本公開的SiC-MOSFET能夠廣泛地應用于各種用途的半導體裝置、以及具備該半導體裝置的逆變器電路等各種控制裝置、驅(qū)動裝置。

附圖標記說明

100、800、900、1100、1200、1300、1400：半導體裝置(SiC-MOSFET)；

100T、100TA：晶體管區(qū)域；

100Da、100Db、100Dc：二極管區(qū)域；

100GP、1100GP、1200GP：柵極焊盤區(qū)域；

100GL：柵極布線區(qū)域；

100E：終端區(qū)域；

101、1601、1701：半導體基板；