在典型的垂直晶體管架構(gòu)中，每個導(dǎo)電溝道都是由硅納米線提供的，硅納米線相對于下伏半導(dǎo)體襯底的平面為垂直取向。每個垂直溝道被包裹有采用所謂柵極全包圍(GAA)構(gòu)造的三維金屬柵極，并且源極和漏極接觸部與每個垂直溝道的端部電耦合。

附圖說明

圖1A是根據(jù)本公開的實施例配置的集成電路(IC)的截面圖。

圖1A'示出了圖1A的IC的三維透視圖。

圖1B是根據(jù)本公開的實施例的在向其轉(zhuǎn)移半導(dǎo)體層之后的圖1A的IC的截面圖。

圖1C是根據(jù)本公開的實施例的在對半導(dǎo)體層進行圖案化之后的圖1B的IC的截面圖。

圖1C'示出了圖1C的IC的三維透視圖。

圖1D是根據(jù)本公開的實施例的在進一步形成電介質(zhì)層或所謂的層間電介質(zhì)(ILD)之后的圖1C的IC的截面圖。

圖1E是根據(jù)本公開的實施例的在形成第二電介質(zhì)層或所謂的柵極電介質(zhì)之后的圖1D的IC的截面圖。

圖1E'示出了圖1E的IC 100的三維透視圖。

圖1F是根據(jù)本公開的實施例的在進一步形成ILD和平面化之后的圖1E的IC的截面圖。

圖1G是根據(jù)本公開的實施例的在形成硬掩模層并對其進行圖案化并且隨之對IC進行圖案化之后的圖1F的IC的截面圖。

圖1H是根據(jù)本公開的實施例的在移除硬掩模層、進一步形成ILD和平面化之后的圖1G的IC的截面圖。

圖1H'示出了圖1H的IC的三維透視圖。

圖1I是根據(jù)本公開的實施例的在形成第二硬掩模層并對其進行圖案化并且隨之對IC進行圖案化之后的圖1H的IC的截面圖。

圖1J是根據(jù)本公開的實施例的在形成柵極層之后的圖1I的IC的截面圖。

圖1K是根據(jù)本公開的實施例的在使柵極層凹陷之后的圖1J的IC的截面圖。

圖1K'示出了圖1K的IC的三維透視圖。

圖1L是根據(jù)本公開的實施例的在圖案化之后的圖1K的IC的截面圖。

圖1M是根據(jù)本公開的實施例的在形成一個或多個導(dǎo)電插塞之后的圖1L的IC的截面圖。

圖1M'示出了圖1M的IC的三維透視圖。

圖1N是根據(jù)本公開的實施例的在減薄、進一步形成ILD和一個或多個互連、以及平面化之后的圖1M的IC的截面圖。

圖1N'示出了圖1N的IC的三維透視圖。

圖2是根據(jù)本公開的另一個實施例配置的IC的截面圖。

圖3A是根據(jù)本公開的另一個實施例配置的示例性IC的截面圖。

圖3B是根據(jù)本公開的另一個實施例配置的示例性IC的截面圖。

圖4示出了包括根據(jù)本公開的實施例配置的單個垂直半導(dǎo)體層的示例性反相器的三維透視圖。

圖5示出了包括根據(jù)本公開的另一個實施例配置的兩個垂直半導(dǎo)體層的示例性反相器的三維透視圖。

圖6示出了包括根據(jù)本公開的實施例配置的兩個垂直半導(dǎo)體層的示例性NAND邏輯門的三維透視圖。

圖7示出了根據(jù)示例性實施例的利用使用所公開的技術(shù)形成的集成電路結(jié)構(gòu)或器件來實現(xiàn)的計算系統(tǒng)。

通過結(jié)合本文描述的附圖閱讀以下詳細(xì)描述，將更好地理解呈現(xiàn)的實施例的這些和其它特征。在附圖中，可以由相似的附圖標(biāo)記表示各個圖中例示的每個相同或接近相同的部件。為了清晰起見，并未在每幅圖中標(biāo)記每個部件。此外，將要認(rèn)識到，附圖未必是按比例繪制的或意在將所述實施例限制到圖示具體構(gòu)造。例如，盡管一些附圖通常指示出直線、直角和光滑表面，但是所公開的技術(shù)的實際實施方式可以具有不那么完美的直線、直角等，并且考慮到現(xiàn)實世界的制造工藝限制，一些特征可以具有表面拓?fù)浠蛞蚱渌蚨遣黄交?。簡而言之，提供附圖僅僅是為了顯示示例性結(jié)構(gòu)。

具體實施方式

公開了用于形成垂直晶體管架構(gòu)的技術(shù)。根據(jù)一些實施例，半導(dǎo)體層設(shè)置在下方互連層之上并且然后根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要而被圖案化成采用規(guī)則、半規(guī)則或不規(guī)則陣列的多個垂直半導(dǎo)體主體(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu))。之后，根據(jù)一些實施例，形成圍繞陣列(或其一些子集)的每個垂直半導(dǎo)體主體的有源溝道部分的柵極層，接著是上方互連層。在處理期間，可以任選地去除給定的垂直半導(dǎo)體主體，并且根據(jù)一些實施例：要么(1)清空以提供虛設(shè)溝道；要么(2)替換為導(dǎo)電插塞以提供通孔或其它層間布線?？梢砸远啻蔚姆绞綀?zhí)行處理，例如，以提供任何標(biāo)準(zhǔn)和/或定制構(gòu)造的多級/疊置的垂直晶體管架構(gòu)。根據(jù)一些實施例，例如，可以在形成單個垂直溝道器件以及專用電路制造(例如，包括多級的半導(dǎo)體溝道和布線，例如存儲器位單元陣列或邏輯門)時利用本文公開的技術(shù)。根據(jù)本公開，很多構(gòu)造和變化將是顯而易見的。

概述

平面(水平溝道)晶體管器件面臨著關(guān)于尺寸縮小和微芯片集成方面的限制。垂直晶體管器件可以為下一代微電子器件提供期望的替代方案。不過，垂直晶體管架構(gòu)提出了多種處理復(fù)雜化問題，現(xiàn)有的集成制造方法不足以解決這些問題或在其它情況下不足以認(rèn)識到這些問題。例如，傳統(tǒng)的垂直晶體管架構(gòu)典型地包括至少三個布線層：(1)垂直溝道之下的下方源極/漏極層；(2)與垂直溝道處于同一級的柵極；以及(3)垂直溝道上方的上方漏極/源極層。給定它們相對于彼此的定位，通常需要在制造垂直溝道之前制造垂直晶體管架構(gòu)中的下方布線層，并且這樣一來，現(xiàn)有的體處理方法一般是不兼容的。此外，由于傳統(tǒng)水平溝道器件中的柵極通常被配置為充當(dāng)本地互連，可能希望將垂直溝道器件的柵極類似地配置為充當(dāng)本地互連，例如，以提供水平和垂直器件之間的設(shè)計兼容性。不過，假定垂直晶體管中的柵極與垂直溝道處于同一級，則現(xiàn)有的侵入式處理方法存在在形成期間損傷垂直溝道器件的風(fēng)險。

因此并且根據(jù)本公開的一些實施例，公開了用于形成垂直晶體管架構(gòu)的技術(shù)。根據(jù)一些實施例，半導(dǎo)體層設(shè)置在下方互連層之上并且然后根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要而被圖案化成采用規(guī)則、半規(guī)則或不規(guī)則陣列的多個垂直半導(dǎo)體主體(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu))。之后，根據(jù)一些實施例，形成圍繞陣列(或其一些子集)的每個垂直半導(dǎo)體主體的有源溝道部分的柵極層，接著是上方互連層。在處理期間，可以任選地去除給定的垂直半導(dǎo)體主體，并且根據(jù)一些實施例：要么(1)在該位置清空以提供虛設(shè)溝道；要么(2)在該位置替換為導(dǎo)電插塞以提供通孔或其它層間布線?？梢砸远啻蔚姆绞綀?zhí)行處理，例如，以提供任何標(biāo)準(zhǔn)和/或定制構(gòu)造的多級/疊置的垂直晶體管架構(gòu)。根據(jù)一些實施例，例如，可以根據(jù)需要在形成單個垂直溝道晶體管器件時以及在包括多級的半導(dǎo)體溝道和布線的較高級電路中利用本文公開的技術(shù)。

根據(jù)一些實施例，例如，可以利用公開的技術(shù)來提供具有任何期望的電連接布置(例如，源極到柵極；漏極到柵極；源極到漏極；源極到柵極到漏極)的給定垂直溝道器件。在一些情況下，例如，可以利用公開的技術(shù)來提供根據(jù)實施例的包括被配置為充當(dāng)用于主IC的本地互連的柵極層的垂直溝道架構(gòu)。根據(jù)一些實施例，例如，可以在形成傳統(tǒng)以及先進的垂直金屬-氧化物-半導(dǎo)體(MOS)器件(例如隧道場效應(yīng)晶體管(TFET)器件、量子超晶格和通常呈現(xiàn)出銳利且精確構(gòu)造的其它異質(zhì)結(jié)構(gòu))時利用本文公開的技術(shù)。根據(jù)一些實施例，可以例如通過對如本文所述地配置的具有一個或多個垂直晶體管器件的給定半導(dǎo)體架構(gòu)(或其它IC)進行視覺或其它檢查(例如，顯微鏡等)，來檢測對所公開技術(shù)的使用。

方法和結(jié)構(gòu)

圖1A-1N示出了根據(jù)本公開的實施例的集成電路(IC)的制造工藝流程。如本文所述，可以使用所公開的工藝流程來形成各種垂直溝道架構(gòu)中的任一種，所述垂直溝道架構(gòu)例如位單元(例如，如圖1N和2中所示)、CMOS狀器件(例如，如圖3A中所示)、類似TFET的器件(例如，如圖3B中所示)、反相器(例如，如圖4和5中所示)和NAND邏輯門(例如，如圖6中所示)，下文依次論述每者。不過，應(yīng)當(dāng)指出，本公開不僅限于這些示例性結(jié)構(gòu)/器件。根據(jù)本公開，可以部分或全部使用本文公開的技術(shù)形成的許多垂直半導(dǎo)體溝道架構(gòu)將變得顯而易見。而且，如本文論述的，根據(jù)一些實施例，可以使用所公開的工藝流程來提供給定的垂直半導(dǎo)體溝道架構(gòu)，該架構(gòu)根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要而具有各種電連接(例如，源極到柵極；漏極到柵極；源極到漏極；源極到柵極到漏極等)中的任一種。

工藝可以如圖1A中那樣開始，圖1A是根據(jù)本公開的實施例配置的集成電路(IC)100的截面圖。圖1A'示出了圖1A的IC 100的三維透視圖(為了容易觀察，在圖形上省去了電介質(zhì)層102)?？梢钥闯觯琁C 100最初可以包括電介質(zhì)層102。根據(jù)一些實施例，電介質(zhì)層102可以例如形成在襯底、晶片或任何其它適當(dāng)表面上，并且在一些情況下，可以形成為層間電介質(zhì)(ILD)。電介質(zhì)層102可以使用各種適當(dāng)技術(shù)中的任一種由任何適當(dāng)?shù)碾娊^緣或電介質(zhì)材料(或這種材料的組合)來形成。例如，根據(jù)一些實施例，電介質(zhì)層102可以由以下形成：(1)氧化物，例如二氧化硅(SiO₂)、氧化鋁(Al₂O₃)或碳(C)摻雜的氧化物；(2)氮化物，例如氮化硅(Si₃N₄)；(3)聚合物，例如全氟環(huán)丁烷或特氟?。?4)磷硅酸鹽玻璃(PSG)；(5)氟硅酸鹽玻璃(FSG)；(6)有機硅酸鹽玻璃(OSG)，例如倍半硅氧烷或硅氧烷、碳硅烷材料(例如，甲基或乙基橋接的硅酸鹽或碳硅烷環(huán)結(jié)構(gòu)，例如1，3，5-三聚硫代甲衍生物)；和/或(7)其中任何一個或多個的組合。不過，應(yīng)當(dāng)指出，本公開不受此限制，如在更一般意義上那樣且根據(jù)一些實施例，根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要，電介質(zhì)層102可以部分或全部由任何電介質(zhì)材料(例如，低κ電介質(zhì)、高κ電介質(zhì)或其它)形成。根據(jù)一些實施例，例如，電介質(zhì)層102可以使用以下工藝形成：(1)物理氣相沉積(PVD)工藝；(2)化學(xué)氣相沉積(CVD)工藝，例如等離子體增強CVD(PECVD)；(3)旋涂沉積(SOD)工藝；和/或(4)其中任何一個或多個的組合。用于形成電介質(zhì)層102的其它適當(dāng)材料和技術(shù)將取決于給定應(yīng)用，并且根據(jù)本公開將是顯而易見的。

如從圖1A進一步可見的，電介質(zhì)層102可以具有形成于其中的一個或多個電互連104(例如，下方布線層)。給定互連104的幾何結(jié)構(gòu)可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要來定制(例如，多邊形、曲線或任何其它幾何形狀)，并且根據(jù)一些示例實施例，可以是：(1)單鑲嵌互連結(jié)構(gòu)(例如，溝槽；通孔)；(2)雙鑲嵌互連結(jié)構(gòu)(例如，具有下伏通孔的溝槽)；(3)各向異性互連結(jié)構(gòu)；和/或(4)各向同性互連結(jié)構(gòu)。根據(jù)本公開，用于互連104的許多適當(dāng)構(gòu)造將是顯而易見的。

給定互連104可以使用各種適用技術(shù)的任一種由任何適當(dāng)?shù)膶?dǎo)電材料(或這種材料的組合)形成。例如，根據(jù)一些實施例，給定互連104可以由以下材料形成：(1)鎢(W)；(2)銅(Cu)；(3)鈷(Co)；(4)鉬(Mo)；(5)銠(Rh)；(6)鈹(Be)；(7)鉻(Cr)；(8)錳(Mn)；(9)鋁(Al)；(10)釕(Ru)；(11)鈀(Pd)；(12)鎳(Ni)；(13)鈷鎢磷化物(CoWP)；(14)鈷鎢硼(CoWB)；(15)銅鍺(CuGe)；(16)硅(Si)；和/或(17)其中的任一種或多種的合金或其它組合。根據(jù)一些實施例，互連104可以例如使用以下工藝形成：(1)電鍍工藝；(2)無電沉積工藝；(3)化學(xué)氣相沉積(CVD)工藝；和/或(4)其中的任一種或多種的組合。用于形成給定互連104的其它適當(dāng)材料和技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

在形成互連104之后，在一些情況下可能希望對IC 100進行平面化，例如，以去除任何不希望的過多(例如，過載)的：(1)給定互連104；和/或(2)電介質(zhì)層102。為此，IC 100可以進行化學(xué)機械平面化(CMP)工藝、蝕刻和清洗工藝和/或任何其它適當(dāng)?shù)钠矫婊?拋光工藝，如根據(jù)本公開將顯而易見的。在一些情況下，在平面化之后，電介質(zhì)層102和互連104可以具有例如在大約10-50nm范圍(例如，大約10-30nm，大約30-50nm，或大約10-50nm范圍內(nèi)的任何其它子范圍)內(nèi)的厚度。不過，電介質(zhì)層102和/或給定互連104的尺寸并非僅這樣被限制于該示例性范圍，因為在更一般的意義上，并且根據(jù)一些實施例，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要來定制電介質(zhì)層102和互連104的尺寸。而且，如根據(jù)本公開將認(rèn)識到的，如本文所述，可以在處理期間改變(例如，可以增大和/或減小)電介質(zhì)層102和/或一個或多個互連104的尺寸。在一些情況下，電介質(zhì)層102和/或給定互連104可以在例如由IC 100的任何下伏層(例如，襯底、晶片或任何其它適當(dāng)表面)提供的形貌之上具有實質(zhì)上均勻的厚度。不過，在一些其它情況下，電介質(zhì)層102和/或給定互連104可以在這種形貌之上被提供有非均勻或在其它情況下為變化的厚度。例如，在一些情況下，電介質(zhì)層102的第一部分可以具有第一范圍內(nèi)的厚度，而其第二部分具有第二不同范圍內(nèi)的厚度。在一些情況下，給定互連104的第一部分可以具有第一范圍內(nèi)的厚度，而其第二部分具有第二不同范圍內(nèi)的厚度。用于電介質(zhì)層102和互連104的其它適當(dāng)尺寸將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

工藝可以如圖1B中那樣繼續(xù)，圖1B是根據(jù)本公開的實施例的在向其轉(zhuǎn)移半導(dǎo)體層106之后的圖1A的IC 100的截面圖。半導(dǎo)體層106可以使用各種適當(dāng)技術(shù)中的任一種由任何適當(dāng)?shù)陌雽?dǎo)體材料(或這種材料的組合)來形成。例如，根據(jù)一些實施例，半導(dǎo)體層106可以由以下材料形成：(1)硅(Si)；(2)鍺(Ge)；(3)硅鍺(SiGe)；(4)III-V化合物，例如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、氮化鎵(GaN)或磷化銦(InP)；和/或(5)它們中的任何一種或多種的組合。根據(jù)一些實施例，半導(dǎo)體層106可以使用均厚(blanket)半導(dǎo)體轉(zhuǎn)移工藝提供在IC 100之上，所述工藝?yán)缡牵?1)離子切割工藝；(2)非晶層起泡工藝；(3)應(yīng)變誘發(fā)的剝落工藝；(4)后側(cè)研磨工藝；和/或(5)它們中的任何一種或多種的組合。用于在IC 100之上提供半導(dǎo)體層106的其它任何材料和技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

此外，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要來定制半導(dǎo)體層106的尺寸，并且在一些情況下，可以部分或全部基于IC 100的期望溝道長度來選擇半導(dǎo)體層106的尺寸。根據(jù)一些實施例，半導(dǎo)體層106可以具有例如大約10-100nm范圍(例如，大約10-50nm、大約50-100nm或大約10-100nm范圍中的任何其它子范圍)內(nèi)的厚度。在一些情況下，半導(dǎo)體層106可以在例如由IC 100的任何下伏層(例如，電介質(zhì)層102；給定互連104)提供的形貌之上具有實質(zhì)上均勻的厚度。在一些情況下，可以將半導(dǎo)體層106提供為這種形貌之上的實質(zhì)上共形的層。不過，在一些其它情況下，半導(dǎo)體層106可以在這種形貌之上被提供有非均勻或在其它情況下為變化的厚度。例如，在一些情況下，半導(dǎo)體層106的第一部分可以具有在第一范圍內(nèi)的厚度，而其第二部分具有在第二不同范圍內(nèi)的厚度。半導(dǎo)體層106的其它適當(dāng)尺寸將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

工藝可以如圖1C中那樣繼續(xù)，圖1C是根據(jù)本公開的實施例的在對半導(dǎo)體層106進行圖案化之后的圖1B的IC 100的截面圖。圖1C'示出了圖1C的IC 100的三維透視圖(為了容易觀察，在圖形上省去了電介質(zhì)層102)?？梢钥闯?，可以將半導(dǎo)體層106圖案化成一個或多個半導(dǎo)體主體106(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu))。為此，可以利用任何適當(dāng)?shù)墓饪虉D案化技術(shù)(或這種技術(shù)的組合)。例如，根據(jù)一些實施例，可以使用以下工藝對一個或多個半導(dǎo)體主體106進行圖案化：(1)浸沒光刻工藝；(2)電子束(e-beam)光刻工藝；(3)極紫外線(EUV)光刻工藝；和/或(4)它們中的任何一種或多種的組合。應(yīng)當(dāng)指出，根據(jù)一些實施例，可以對半導(dǎo)體層106進行圖案化，以不僅形成最終將充當(dāng)IC 100的一個或多個半導(dǎo)體溝道的半導(dǎo)體主體106，還形成最終將被去除并在這種位置處被替換為用于IC 100的虛設(shè)件和/或通孔(如本文所述)的半導(dǎo)體主體106。用于將半導(dǎo)體層106圖案化成一個或多個半導(dǎo)體主體106的其它適當(dāng)技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

由半導(dǎo)體層106形成的一個或多個半導(dǎo)體主體106(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu))的幾何形狀、尺寸、間隔和布置可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要被定制，并且在一些情況下可以部分或全部基于給定主IC 100的期望半導(dǎo)體溝道性能而被選擇。在一些情況下，給定半導(dǎo)體主體106可以是總體上圓柱形形狀，具有圓形、橢圓形或其它曲線截面輪廓，而在一些其它情況下，給定半導(dǎo)體主體106可以是總體上棱柱形狀，具有正方形、矩形、六邊形或其它多邊形截面輪廓。在一些情況下，給定半導(dǎo)體主體106可以具有例如在大約1-20nm范圍(例如，大約1-5nm，大約5-10nm，大約10-15nm，大約15-20nm或大約1-20nm范圍中的任何其它子范圍)內(nèi)的寬度/直徑(D₁)。在一些情況下，給定半導(dǎo)體主體106可以具有例如在大約10-100nm范圍(例如，大約10-25nm，大約25-50nm，大約50-100nm，或大約10-100nm范圍中的任何其它子范圍)內(nèi)的高度/長度(D₂)。在一些情況下，可以將半導(dǎo)體層106圖案化成半導(dǎo)體主體106(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu))的規(guī)則陣列，其中以系統(tǒng)的方式關(guān)于彼此布置所有或幾乎所有主體106。在一些其它情況下，可以將半導(dǎo)體層106圖案化成半導(dǎo)體主體106(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu))的半規(guī)則陣列，其中以系統(tǒng)的方式關(guān)于彼此布置主體106的子集，但至少一個其它主體106不這樣布置。在又一些其它情況下，可以將半導(dǎo)體層106圖案化成半導(dǎo)體主體106(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu))的不規(guī)則陣列，其中未以系統(tǒng)的方式關(guān)于彼此布置主體106。在一些情況下，相鄰的半導(dǎo)體主體106可以實質(zhì)上彼此等距地間隔開(例如，可以呈現(xiàn)出實質(zhì)上恒定的間隔)。不過，在一些其它情況下，可以根據(jù)需要改變一個或多個半導(dǎo)體主體106的間隔。在一些示例性情況下，相鄰的半導(dǎo)體主體106可以彼此分開在大約5-50nm范圍(例如，大約5-25nm、大約25-50nm或在大約5-50nm范圍中的任何其它子范圍)內(nèi)的距離。根據(jù)本公開，用于IC100的一個或多個半導(dǎo)體主體106(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu))的其它適當(dāng)?shù)膸缀谓Y(jié)構(gòu)、尺寸、間隔和布置將是顯而易見的。

工藝可以如圖1D中那樣繼續(xù)，圖1D是根據(jù)本公開的實施例的在進一步形成電介質(zhì)層102之后的圖1C的IC 100的截面圖?？梢钥闯觯琁C 100可以經(jīng)歷進一步例如在一個或多個半導(dǎo)體主體106之間的空隙空間內(nèi)形成電介質(zhì)層102。為此，可以進一步使用任何適當(dāng)?shù)募夹g(shù)(或技術(shù)組合)，例如上文關(guān)于圖1A所述的那些技術(shù)，來形成電介質(zhì)層102。在進一步形成電介質(zhì)層102時，它可以延伸到給定半導(dǎo)體主體106的側(cè)壁部分上方例如大約1-10nm范圍(例如，大約1-5nm，大約5-10nm或在大約1-10nm范圍中的任何其它子范圍)內(nèi)的距離(D₃)。不過，應(yīng)當(dāng)指出，本公開并不如此僅限于該示例范圍，因為在更一般意義上，并且根據(jù)一些實施例，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要而定制IC 100進一步被電介質(zhì)層102填充的量。

工藝可以如圖1E中那樣繼續(xù)，圖1E是根據(jù)本公開的實施例的在形成電介質(zhì)層110之后的圖1D的IC 100的截面圖。圖1E'示出了圖1E的IC 100的三維透視圖(為了容易觀察，在圖形上省去了電介質(zhì)層102并部分省去了電介質(zhì)層110)。電介質(zhì)層110可以使用各種適當(dāng)技術(shù)中的任一種由任何適當(dāng)?shù)碾娊橘|(zhì)材料(或這種材料的組合)來形成。例如，根據(jù)一些實施例，電介質(zhì)層110可以由以下材料形成：(1)氧化鉿(HfO₂)；(2)二氧化鋯(ZrO₂)；(3)五氧化二鉭(Ta₂O₅)；(4)二氧化硅(SiO₂)；(5)氧化鋁(Al₂O₃)；(6)二氧化鈦(TiO₂)；(7)氧化鑭(La₂O₃)；(8)硅酸鉿(HfSiO₄)；(9)硅酸鋯(ZrSiO₄)；(10)鈦酸鍶(SrTiO₃)；和/或(11)它們中的任何一種或多種的組合。不過，應(yīng)當(dāng)指出，本公開不被如此限制，因為在更一般意義上并且根據(jù)一些實施例，根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要，電介質(zhì)層110可以部分或全部由任何電介質(zhì)材料(例如，低κ電介質(zhì)、高κ電介質(zhì)或其它)來形成。根據(jù)一些實施例，電介質(zhì)層110可以使用例如以下工藝來形成：(1)化學(xué)氣相沉積(CVD)工藝，例如等離子體增強CVD(PECVD)；(2)原子層沉積(ALD)工藝；和/或(3)它們中的任一種或多種的組合。用于形成電介質(zhì)層110的其它適當(dāng)材料和技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

此外，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要定制電介質(zhì)層110的尺寸。根據(jù)一些實施例，電介質(zhì)層110可以具有例如在大約1-10nm范圍(例如，大約1-2.5nm、大約2.5-5nm、大約5-7.5nm、大約7.5-10nm或大約1-10nm范圍中的任何其它子范圍)內(nèi)的厚度。在一些情況下，電介質(zhì)層110可以在例如由IC 100的任何下伏層(例如，一個或多個半導(dǎo)體主體106；電介質(zhì)層102)提供的形貌之上具有實質(zhì)上均勻的厚度。在一些情況下，電介質(zhì)層110可以被提供為在這種形貌之上的實質(zhì)上共形的層。不過，在一些其它情況下，電介質(zhì)層110可以在這種形貌之上被提供有不均勻或在其它情況下為變化的厚度。例如，在一些情況下，電介質(zhì)層110的第一部分可以具有第一范圍內(nèi)的厚度，而其第二部分具有在第二不同范圍內(nèi)的厚度。用于電介質(zhì)層110的其它適當(dāng)尺寸將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

工藝可以如圖1F中那樣繼續(xù)，圖1F是根據(jù)本公開的實施例的在進一步形成電介質(zhì)層102并平面化之后的圖1E的IC 100的截面圖?？梢钥闯?，IC 100可以經(jīng)歷進一步在例如一個或多個半導(dǎo)體主體106和電介質(zhì)層110的(多個)附帶部分之間的空隙空間內(nèi)形成電介質(zhì)層102。為此，可以使用任何適當(dāng)?shù)募夹g(shù)(或技術(shù)的組合)，例如上文關(guān)于圖1A所述的那些技術(shù)來進一步形成電介質(zhì)層102。在進一步形成電介質(zhì)層102時，它可以在電介質(zhì)層110的上表面之上延伸(或在其它情況下在給定半導(dǎo)體主體106的上部之上延伸)。在該進一步形成電介質(zhì)層102之后，在一些情況下可能希望對IC 100進行平面化，例如，以去除其任何不希望的過多部分(例如，過載)。為此，IC 100可以經(jīng)歷任何適當(dāng)?shù)钠矫婊?拋光工藝，例如上文關(guān)于圖1A所討論的那些。在一些情況下，通過平面化，可以減小電介質(zhì)層102的厚度，以便使電介質(zhì)層102的上表面與電介質(zhì)層100的上表面(或給定半導(dǎo)體主體106的上表面)實質(zhì)上平齊(例如，精確平齊或在其它情況下在給定容限之內(nèi))，例如可以從圖1F中大致看出的那樣。不過，本公開不被這樣限制，因為在更一般意義上，并且根據(jù)一些實施例，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要而將電介質(zhì)層102減小到任何給定厚度。根據(jù)本公開，很多適當(dāng)?shù)臉?gòu)造將是顯而易見的。

工藝可以如圖1G中那樣繼續(xù)，圖1G是根據(jù)本公開的實施例的在形成硬掩模層114并使其圖案化并且隨之使IC 100圖案化之后的圖1F的IC 100的截面圖。硬掩模層114可以使用各種適當(dāng)技術(shù)中的任一種由任何適當(dāng)?shù)挠惭谀２牧?或這種材料的組合)來形成。例如，根據(jù)一些實施例，硬掩模層114可以由以下材料形成：(1)高碳(C)含量硬掩模(例如，具有重量大于或等于大約40％的碳含量)；(2)二氧化硅(SiO₂)；(3)氮化硅(Si₃N₄)；(4)氮氧化硅(SiO_xN_y)；和/或(5)其任一種或多種的組合。根據(jù)一些實施例，可以使用以下工藝形成硬掩模層114：(1)物理氣相沉積(PVD)工藝，例如濺射沉積；(2)化學(xué)氣相沉積(CVD)工藝，例如等離子體增強CVD(PECVD)；(3)旋涂沉積(SOD)工藝；(4)原子層沉積(ALD)工藝；和/或(5)其任何一種或多種的組合。用于形成硬掩模層114的其它適當(dāng)材料和技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

此外，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要定制硬掩模層114的尺寸。根據(jù)一些實施例，硬掩模層114可以具有在例如大約1-30nm范圍(例如，大約1-10nm、大約10-20nm、大約20-30nm或大約1-30nm范圍中的任何其它子范圍)內(nèi)的厚度。在一些情況下，硬掩模層114可以在例如由IC 100的任何下伏層(例如，電介質(zhì)層110；給定半導(dǎo)體主體106；電介質(zhì)層102)提供的形貌之上具有實質(zhì)上均勻的厚度。在一些情況下，可以將硬掩模層114提供為在這種形貌之上的實質(zhì)上共形的層。不過，在一些其它情況下，硬掩模層114在這種形貌之上可以被提供有不均勻或在其它情況下為變化的厚度。例如，在一些情況下，硬掩模層114的第一部分可以具有第一范圍內(nèi)的厚度，而其第二部分具有第二不同范圍內(nèi)的厚度。硬掩模層114的其它適當(dāng)尺寸根據(jù)本公開將是顯而易見的。

在形成硬掩模層114之后，硬掩模層114可以經(jīng)歷使用任何適當(dāng)光刻圖案化技術(shù)(或這種技術(shù)的組合)，例如上文關(guān)于形成半導(dǎo)體主體106所討論的那些技術(shù)來進行圖案化。根據(jù)一些實施例，例如，可以對硬掩模層114進行圖案化，以顯露IC 100的要任選地被清空的一個或多個溝道(例如，從IC 100中被選擇性地蝕刻掉或以其它方式被去除，并在這種位置處被替換為用于電介質(zhì)層102的額外材料，如下文所述)。之后，關(guān)于可以繼續(xù)利用圖案化的硬掩模層114作為掩模并蝕刻掉一個或多個半導(dǎo)體主體106(和電介質(zhì)層110的相關(guān)聯(lián)部分，如果有的話)并蝕刻到電介質(zhì)層102中，以形成IC 100中的一個或多個開口116，如一般從圖1G中可以看到的。為此，根據(jù)一些實施例，可以使用干法蝕刻工藝和/或濕法蝕刻工藝對IC 100進行圖案化。在一些情況下，可以采用各向異性等離子體蝕刻工藝。而且，根據(jù)一些實施例，可以根據(jù)需要定制用于蝕刻IC 100的蝕刻化學(xué)試劑，并且在一些情況下，與硬掩模層114和/或電介質(zhì)層102的材料相比，蝕刻化學(xué)試劑對蝕刻半導(dǎo)體主體106和/或電介質(zhì)層110的材料可以是有選擇性的。此外，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要定制給定開口116的幾何形狀和尺寸(從而定制IC 100的給定任選的清空的區(qū)域的幾何形狀和尺寸)，并且在一些情況下，給定開口116的幾何形狀和尺寸可以至少部分取決于所用蝕刻工藝和/或蝕刻化學(xué)試劑的類型。用于將IC 100圖案化成具有一個或多個開口116的其它適當(dāng)技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

工藝可以如圖1H中那樣繼續(xù)，圖1H是根據(jù)本公開的實施例的在去除硬掩模層114、進一步形成電介質(zhì)層102并平面化之后的圖1G的IC 100的截面圖。圖1H'示出了圖1H的IC 100的三維透視圖(為了容易觀察，在圖形上省去了電介質(zhì)層102并部分省去了電介質(zhì)層110)。可以使用任何適當(dāng)?shù)钠矫婊?拋光工藝、清潔等從IC 100去除硬掩模層114，如通常所做那樣。在硬掩模層114是高碳(C)含量硬掩模(例如，具有重量大于或等于大約40％的碳含量)的一些情況下，根據(jù)一些實施例，可以利用基于氧(O₂)的等離子體灰化和清潔工藝。用于去除硬掩模層114的其它適當(dāng)技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

根據(jù)一些實施例，在去除硬掩模層114之后，IC 100可以經(jīng)歷進一步形成電介質(zhì)層102，例如，以填充給定開口116，以任選地清空IC 100的給定溝道。為此，可以使用任何適當(dāng)?shù)募夹g(shù)(或技術(shù)組合)，例如上文關(guān)于圖1A討論的那些技術(shù)，進一步形成電介質(zhì)層102。在進一步形成電介質(zhì)層102時，它可以在電介質(zhì)層110的上表面之上延伸(或在其它情況下在給定半導(dǎo)體主體106的上部之上延伸)。在該進一步形成電介質(zhì)層102之后，在一些情況下可能希望對IC 100進行平面化，例如，以去除其任何不希望的過多部分(例如，過載)。為此，IC 100可以經(jīng)歷任何適當(dāng)?shù)钠矫婊?拋光工藝，例如上文關(guān)于圖1A討論的那些。在一些情況下，通過平面化，可以減小電介質(zhì)層102的厚度，以使得電介質(zhì)層102的上表面與電介質(zhì)層100的上表面(或給定半導(dǎo)體主體106的上表面)實質(zhì)上平齊(例如，精確平齊或在其它情況下在給定容限之內(nèi))，例如從圖1H中通常可以看到的。不過，本公開不被這樣限制，因為在更一般意義上，并且根據(jù)一些實施例，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要而將電介質(zhì)層102減小到任何給定厚度。根據(jù)本公開，很多適當(dāng)?shù)臉?gòu)造將是顯而易見的。

工藝可以如圖1I中那樣繼續(xù)，圖1I是根據(jù)本公開的實施例的在形成硬掩模層118并使其圖案化并且隨之使IC 100圖案化之后的圖1H的IC 100的截面圖?？梢允褂酶鞣N適當(dāng)技術(shù)的任一種由任何適當(dāng)?shù)挠惭谀２牧?或材料的組合)形成硬掩模層118，并且在一些情況下，可以使用上文例如關(guān)于硬掩模層114論述的示例性材料和示例性技術(shù)中的任一種來形成硬掩模層118。此外，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要定制硬掩模層118的尺寸，并且在一些情況下，硬掩模層118的尺寸可以實質(zhì)上類似于上文例如關(guān)于硬掩模層114討論的那些。在一些情況下，硬掩模層118可以在例如由IC 100的任何下伏層(例如，電介質(zhì)層102；電介質(zhì)層110；給定半導(dǎo)體主體106)提供的形貌之上具有實質(zhì)上均勻的厚度。在一些情況下，可以將硬掩模層118提供為這種形貌之上的實質(zhì)上共形的層。不過，在一些其它情況下，硬掩模層118可以在這種形貌之上被提供有非均勻或在其它情況下為變化的厚度。例如，在一些情況下，硬掩模層118的第一部分可以具有第一范圍內(nèi)的厚度，而其第二部分具有第二不同范圍內(nèi)的厚度。用于形成硬掩模層118的其它適當(dāng)材料、尺寸和技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

在其形成之后，硬掩模層118可以經(jīng)歷使用任何適當(dāng)光刻圖案化技術(shù)(或這種技術(shù)的組合)，例如上文關(guān)于形成半導(dǎo)體主體106討論的那些技術(shù)來進行圖案化。根據(jù)一些實施例，例如，可以對硬掩模層118進行圖案化，以保護下伏電介質(zhì)層102的一個或多個部分(例如，如上所述的IC 100的一個或多個任選的清空的溝道；一個或多個間隔體部分102a，如圖1I中大致所示)。之后，該過程可以繼續(xù)利用圖案化的硬掩模層118作為掩模并蝕刻掉電介質(zhì)層102的一部分，以提供IC 100中的柵極溝槽120，如通常從圖1I中可以看出的。為此，根據(jù)一些實施例，可以使用干法蝕刻工藝和/或濕法蝕刻工藝對IC 100圖案化。在一些情況下，可以采用各向異性等離子體蝕刻工藝。而且，根據(jù)一些實施例，可以根據(jù)需要定制用于蝕刻IC 100的蝕刻化學(xué)試劑，并且在一些情況下，與硬掩模層118、電介質(zhì)層110和/或半導(dǎo)體主體106的材料相比，該蝕刻化學(xué)試劑可以是對蝕刻電介質(zhì)層102的材料具有選擇性的。此外，柵極溝槽120的幾何形狀和尺寸可以根據(jù)給定目標(biāo)應(yīng)用或最終用途而被定制，并且在一些情況下，可以至少部分取決于所用的蝕刻工藝和/或蝕刻化學(xué)試劑的類型。在一些情況下，可以蝕刻掉電介質(zhì)層102，直到達(dá)到下伏電介質(zhì)層110。用于將IC 100圖案化成具有柵極溝槽120的其它適當(dāng)技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將顯而易見。

在對柵極溝槽120圖案化之后，工藝可以繼續(xù)從IC 100去除硬掩模層118。為此，可以利用如通常所做的那樣的任何適當(dāng)?shù)钠矫婊?拋光工藝、清潔等。在一些情況下，可以利用等離子體灰化和清潔工藝(例如，上文關(guān)于硬掩模層114論述的)。用于去除硬掩模層118的其它適當(dāng)技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

工藝可以如圖1J中那樣繼續(xù)，圖1J是根據(jù)本公開的實施例的在形成柵極層122之后的圖1I的IC 100的截面圖。根據(jù)一些實施例，柵極層122可以被配置成不僅充當(dāng)用于IC 100的一個或多個垂直晶體管的柵極，還充當(dāng)IC 100內(nèi)的本地互連。柵極層122可以使用各種適當(dāng)技術(shù)的任一種由任何適當(dāng)?shù)臇艠O材料(或這種材料的組合)來形成。例如，根據(jù)一些實施例，柵極層122可以由以下材料形成：(1)鎢(W)；(2)鋁(Al)；(3)鈦(Ti)；(4)氮化鈦(TiN)；(5)多晶硅(摻雜或不摻雜)；和/或(6)其任一種或多種的合金或其它組合。根據(jù)一些實施例，IC 100可以全局地填充有任何期望的初始厚度的柵極層122，并且在一些情況下，柵極層122可以形成有足夠的初始厚度，例如，以便延伸到柵極溝槽120外部并在電介質(zhì)層110和/或電介質(zhì)層102的上表面之上延伸(例如，通常從圖1J中可以看到的)。為此，根據(jù)一些實施例，可以使用以下工藝形成柵極層122：(1)物理氣相沉積(PVD)工藝；(2)化學(xué)氣相沉積(CVD)工藝；(3)電鍍工藝；(4)無電沉積工藝；和/或(5)其任一種或多種的組合。用于形成柵極層122的其它適當(dāng)材料和技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

工藝可以如圖1K中那樣繼續(xù)，圖1K是根據(jù)本公開的實施例的在使柵極層122凹陷之后的圖1J的IC 100的截面圖。圖1K'示出了圖1K的IC 100的三維透視圖(為了容易觀察，在圖形上省去了電介質(zhì)層102并部分省去了電介質(zhì)層110)。根據(jù)一些實施例，可以使柵極層122凹陷以從IC 100去除其過多部分以達(dá)到給定的期望柵極厚度。為此，柵極層122可以經(jīng)歷：(1)任何適當(dāng)?shù)钠矫婊?拋光工藝，例如上文關(guān)于圖1A討論的那些；和/或(2)任何適當(dāng)?shù)母煞ㄎg刻工藝和/或濕法蝕刻工藝。柵極層122的尺寸可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要來定制，并且在一些情況下，可以至少部分基于給定主IC 100的期望有源半導(dǎo)體溝道長度來進行選擇。根據(jù)一些實施例，柵極層122可以具有例如在大約10-30nm范圍(例如，大約10-20nm，大約20-30nm，或在大約10-30nm范圍中的任何其它子范圍)內(nèi)的厚度(凹陷后)。在一些情況下，柵極層122可以在例如由IC 100的下伏層(例如，柵極溝槽120內(nèi)的電介質(zhì)層110的部分)提供的形貌之上具有實質(zhì)上均勻的厚度。不過，在一些其它情況下，柵極層122在這種形貌之上可以被提供有不均勻或在其它情況下為變化的厚度。例如，在一些情況下，柵極層122的第一部分可以具有第一范圍內(nèi)的厚度，而其第二部分具有第二不同范圍內(nèi)的厚度。用于柵極層122的其它適當(dāng)尺寸將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

可以看出，根據(jù)一些實施例，根據(jù)需要，所得的柵極層122可以被配置為圍繞每個垂直半導(dǎo)體主體106(或其一些子集)的有源溝道部分。在一些情況下，電介質(zhì)層102的給定間隔體部分102a的存在可以方便指定IC100的主體106的子集。在一些情況下，柵極層122可以是連續(xù)層，而在一些其它情況下，柵極層122可以具有一個或多個不連續(xù)區(qū)域(例如，間隙)，例如間隔體部分102a所在的地方和/或任選形成清空的溝道的地方(例如，如圖1K中通常所示的)。可以進一步看出，在使柵極層122凹陷以達(dá)到給定期望柵極厚度之后，IC 100可以經(jīng)歷進一步形成電介質(zhì)層102，例如，在一個或多個半導(dǎo)體主體106與附帶電介質(zhì)層110之間的位于柵極層122之上的空隙空間內(nèi)形成電介質(zhì)層102。為此，可以使用任何適當(dāng)?shù)募夹g(shù)(或技術(shù)組合)，例如使用上文關(guān)于圖1A討論的那些技術(shù)來進一步形成電介質(zhì)層102。在進一步形成電介質(zhì)層102時，它可以與IC 100的給定間隔體部分102a(如果有的話)連接。而且，在進一步形成電介質(zhì)層102時，它可以在給定半導(dǎo)體主體106之上的電介質(zhì)層110的上表面之上延伸。在該進一步形成電介質(zhì)層102之后，在一些情況下可能希望對IC 100進行平面化，例如，以去除其任何不希望的過多部分(例如，過載)。為此，IC 100可以經(jīng)歷任何適當(dāng)?shù)钠矫婊?拋光工藝，例如上文關(guān)于圖1A所討論的那些。在一些情況下，通過平面化，可以減小電介質(zhì)層102的厚度，以使得電介質(zhì)層102的上表面與給定半導(dǎo)體主體106之上的電介質(zhì)層110的上表面實質(zhì)上平齊(例如，精確平齊或在其它情況下在給定容限內(nèi))，例如通?？梢詮膱D1K中看到的。不過，本公開不被這樣限制，因為在更一般意義上，并且根據(jù)一些實施例，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要將電介質(zhì)層102減小到任何給定厚度。根據(jù)本公開，很多適當(dāng)?shù)臉?gòu)造將是顯而易見的。

工藝可以如圖1L中那樣繼續(xù)，圖1L是根據(jù)本公開的實施例的在圖案化之后的圖1K的IC 100的截面圖?？梢钥闯?，可以選擇性地蝕刻掉(或以其它方式去除)IC 100的一個或多個溝道并將其替換為例如一個或多個導(dǎo)電插塞124，如下文關(guān)于圖1M所討論的。具體而言，可以蝕刻掉一個或多個半導(dǎo)體主體106(和電介質(zhì)層110的相關(guān)聯(lián)部分)，以形成IC 100中的一個或多個開口128，如通常從圖1L中看到的。為此，根據(jù)一些實施例，可以使用干法蝕刻工藝和/或濕法蝕刻工藝對IC 100圖案化。在一些情況下，可以采用各向異性等離子體蝕刻工藝。而且，根據(jù)一些實施例，用于蝕刻IC 100的蝕刻化學(xué)試劑可以根據(jù)需要被定制，并且在一些情況下，與蝕刻柵極層122和/或電介質(zhì)層102的材料相比，該蝕刻化學(xué)試劑對蝕刻半導(dǎo)體主體106和/或電介質(zhì)層110的材料可以具有選擇性。此外，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途定制給定開口128的幾何形狀和尺寸(從而定制IC 100的給定導(dǎo)電插塞124的幾何形狀和尺寸)，并且在一些情況下，給定開口128的幾何形狀和尺寸可以至少部分取決于所用的蝕刻工藝和/或蝕刻化學(xué)試劑的類型。用于將IC 100圖案化成具有一個或多個開口128的其它適當(dāng)技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

工藝可以如圖1M中那樣繼續(xù)，圖1M是根據(jù)本公開的實施例的在形成一個或多個導(dǎo)電插塞124之后的圖1L的IC 100的截面圖。圖1M'示出了圖1M的IC 100的三維透視圖(為了容易觀察，在圖形上省去了電介質(zhì)層102并部分省去了電介質(zhì)層110)。根據(jù)一些實施例，通過利用導(dǎo)電插塞124填充給定開口128，可以將IC 100的給定溝道轉(zhuǎn)換成通孔類型的互連。在一些情況下，給定導(dǎo)電插塞124可以被配置成至少部分充當(dāng)主IC 100的層間布線元件。根據(jù)一些實施例，給定導(dǎo)電插塞124可以被配置成例如在以下部件之間提供電連接：(1)給定上互連126與下伏柵極層122；(2)給定下互連104與上覆柵極層122；(3)給定上互連126與給定下伏下互連104；和/或(4)給定上互連126、下伏柵極層122和給定下伏互連104。根據(jù)本公開，電連接的很多構(gòu)造和組合將是顯而易見的。

IC 100的一個或多個導(dǎo)電插塞124可以使用各種技術(shù)的任一種由任何適當(dāng)?shù)膶?dǎo)電材料(或這種材料的組合)來形成。例如，根據(jù)一些實施例，給定導(dǎo)電插塞124可以由以下材料形成：(1)鎢(W)；(2)鈦(Ti)；(3)鋁(Al)；(4)銅(Cu)；和/或(5)其任一種或多種的合金(例如，Ti-W)或其它組合。根據(jù)一些實施例，一個或多個導(dǎo)電插塞124可以使用例如以下工藝來形成：(1)物理氣相沉積(PVD)工藝；(2)化學(xué)氣相沉積(CVD)工藝；(3)電鍍工藝；(4)無電沉積工藝；和/或(5)其任一種或多種的組合。用于形成導(dǎo)電插塞124的其它適當(dāng)材料和技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

此外，給定導(dǎo)電插塞124的尺寸可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要被定制，并且在一些情況下可以至少部分取決于給定主開口128的尺寸。根據(jù)一些實施例，給定導(dǎo)電插塞124的寬度/直徑可以例如大約等于給定半導(dǎo)體主體106和在形成給定開口128時從IC 100去除的電介質(zhì)層110的相關(guān)聯(lián)部分的寬度/直徑。根據(jù)一些實施例，給定導(dǎo)電插塞124的長度/高度可以例如大約等于給定半導(dǎo)體主體106和在形成給定開口128時從IC100去除的電介質(zhì)層110的相關(guān)聯(lián)部分的長度/高度。用于形成IC 100的導(dǎo)電插塞124的其它適當(dāng)尺寸將取決于給定應(yīng)用并且根據(jù)本公開將顯而易見。

工藝可以如圖1N中那樣繼續(xù)，圖1N是根據(jù)本公開的實施例的在減薄、進一步形成電介質(zhì)層102和一個或多個互連126(例如，上布線層)、以及平面化之后的圖1M的IC 100的截面圖。圖1N'示出了圖1N的IC 100的三維透視圖(為了容易觀察，在圖形上省去了電介質(zhì)層102并部分省去了電介質(zhì)層110)。在形成導(dǎo)電插塞124之后，根據(jù)一些實施例，IC 100可以經(jīng)歷減薄，以去除以下部件的任何不需要部分：(1)電介質(zhì)層102；(2)電介質(zhì)層110；和/或(3)導(dǎo)電插塞124。為此，IC 100可以經(jīng)歷任何適當(dāng)?shù)钠矫婊?拋光工藝，例如上文關(guān)于圖1A所討論的那些。從圖1N可以看出，通過平面化，可以去除電介質(zhì)層110的一個或多個部分，暴露給定的下伏半導(dǎo)體主體106(例如，在其上端)。在一些情況下，通過平面化，可以減小電介質(zhì)層102的厚度，以使得電介質(zhì)層102的上表面與給定半導(dǎo)體主體106和/或給定導(dǎo)電插塞124的上表面實質(zhì)上平齊(例如，精確平齊或在其它情況下在給定容限內(nèi))，例如通?？梢詮膱D1N中看到的。不過，本公開不被這樣限制，因為在更一般意義上，并且根據(jù)一些實施例，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要將電介質(zhì)層102和/或電介質(zhì)層110減小到任何給定厚度。根據(jù)本公開，很多適當(dāng)?shù)臉?gòu)造將是顯而易見的。

在減薄之后，根據(jù)一些實施例，可以在IC 100之上形成一個或多個電互連126。為此，IC 100可以經(jīng)歷例如使用任何適當(dāng)?shù)募夹g(shù)(或技術(shù)的組合)，例如使用上文關(guān)于圖1A所討論的那些技術(shù)來進一步形成電介質(zhì)層102。接著，可以使用任何適當(dāng)?shù)墓饪虉D案化技術(shù)(或這種技術(shù)的組合)，例如使用上文關(guān)于對半導(dǎo)體層106圖案化所討論的那些技術(shù)來對電介質(zhì)層102進行圖案化，并可以在所得的圖案化的電介質(zhì)層102內(nèi)形成一個或多個電互連126(例如，上布線層)。根據(jù)一些實施例，例如，給定互連126可以與下伏導(dǎo)電插塞124或與給定半導(dǎo)體主體106(和相關(guān)聯(lián)的電介質(zhì)層110)電子耦合?？梢愿鶕?jù)給定目標(biāo)應(yīng)用或最終用途的需要來定制給定互連126的幾何形狀，并且在一些情況下，可以從上文關(guān)于例如互連104所論述的任何示例性幾何形狀中選擇該幾何形狀。而且，IC 100的給定互連126可以使用各種適當(dāng)技術(shù)的任一種由任何適當(dāng)?shù)膶?dǎo)電材料(或這種材料的組合)來形成，并且在一些情況下，可以使用上文關(guān)于例如互連104所論述的示例性材料和技術(shù)中的一種或多種來形成。用于形成互連126的其它適當(dāng)材料、構(gòu)造和技術(shù)將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

在形成互連126之后，在一些情況下可能希望對IC 100進行平面化，例如，以去除以下部件的任何不希望有的過多部分(例如，過載)：(1)給定互連126；和/或(2)電介質(zhì)層102。為此，IC 100可以經(jīng)歷任何適當(dāng)?shù)钠矫婊?拋光工藝，例如上文關(guān)于圖1A所論述的那些。在一些情況下，在平面化之后，給定互連126可以具有在大約10-50nm范圍(例如，大約10-30nm，大約30-50nm，或大約10-50nm范圍中的任何其它子范圍)內(nèi)的厚度。不過，互連126的尺寸并不這樣僅限于該示例范圍，因為在更一般意義上，并且根據(jù)一些實施例，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要定制互連126的尺寸。在一些情況下，互連126可以在例如由IC 100的任何下伏層(例如，給定導(dǎo)電插塞124；給定半導(dǎo)體主體106和相關(guān)聯(lián)電介質(zhì)層110；電介質(zhì)層102)提供的形貌之上具有實質(zhì)上均勻的厚度。不過，在一些其它情況下，給定互連126在這種形貌之上可以被提供有不均勻或在其它情況下為變化的厚度。例如，在一些情況下，給定互連126的第一部分可以具有第一范圍內(nèi)的厚度，而其第二部分具有第二不同范圍內(nèi)的厚度。用于互連126的其它適當(dāng)尺寸將取決于給定應(yīng)用并且根據(jù)本公開將是顯而易見的。

如關(guān)于圖1N的示例性IC 100可以看到的，層1和3被配置為源極/漏極，層2被配置為柵極，并且層1、2和3中的每一個被配置成至少部分充當(dāng)IC 100的本地互連。而且，在圖1N的IC 100的示例性語境內(nèi)，溝道1是電連接漏極/源極層3和柵極層2的通孔類型的互連(例如，導(dǎo)電插塞124)，并且溝道3是電連接源極/漏極層1和柵極層2的通孔類型互連(例如，導(dǎo)電插塞124)。此外，在圖1N的示例性IC 100內(nèi)，溝道2、4和5是有源垂直晶體管，而溝道6被蝕刻掉，并且柵極被切割，以便任選地清空IC 100的該溝道區(qū)。

根據(jù)本公開，上面論述的圖1A-1N的工藝流程的各種變化將顯而易見。例如，根據(jù)一些其它實施例，并非如上文關(guān)于圖1E所述的在IC 100之上形成電介質(zhì)層110(例如，在如圖1B和1C中的將半導(dǎo)體層106圖案化成一個或多個半導(dǎo)體主體106之后，并在如圖1E中的進一步形成電介質(zhì)層102之后)，可以替代地在蝕刻電介質(zhì)102以形成柵極溝槽120(例如，如關(guān)于圖1I所述)之后并在形成柵極層122(例如，如關(guān)于圖1J所述)之前形成電介質(zhì)層110。因此，通過比較圖1N的IC 100與圖2可以看出(圖2是根據(jù)本公開的另一實施例配置的IC 101的截面圖)，與在工藝流程中較早形成電介質(zhì)層110(例如，在圖1D和1F之間的圖1E處)相比，在工藝流程中較晚形成電介質(zhì)層110所獲得的IC 101(例如，在圖1I和1J之間)在其配置上或多或少可以不同。在一些情況下，電介質(zhì)層110可以具有一個或多個不連續(xù)區(qū)域(例如，間隙)，例如間隔體部分102a所在的地方和/或任選形成清空的溝道的地方(例如，如圖2中通常所示的)。在一些情況下，電介質(zhì)層110可以被配置為僅部分在給定半導(dǎo)體主體106的外側(cè)壁上延伸，以免接觸上覆互連126(例如，如圖2中通常所示的)。

不過，應(yīng)當(dāng)指出，本公開并非這樣僅限于關(guān)于圖1N的IC 100和圖2的IC 101所示的示例性器件和電連接，因為在更一般意義上，可以根據(jù)給定目標(biāo)應(yīng)用或最終用途的需要而部分或全部利用本文公開的技術(shù)來形成具有任何給定量和構(gòu)造的垂直半導(dǎo)體器件層和電連接的垂直半導(dǎo)體溝道器件。例如，考慮圖3A，圖3A是根據(jù)本公開的另一實施例配置的示例性IC的截面圖。這里可以看出，描繪的示例性IC包括單個具有可互換源極和漏極層(例如，互連104和126)和單個柵極(例如，柵極層122)的垂直半導(dǎo)體層。于是，在一般意義上可以將圖3A的示例性IC視為CMOS狀器件。相反，考慮圖3B，圖3B是根據(jù)本公開的另一實施例配置的示例性IC的截面圖。這里可以看出，描繪的示例性IC包括兩個垂直半導(dǎo)體層，它們具有固定的源極和漏極層(例如，互連104、126a和126b)，共享公共的漏極層(例如，互連126a)并具有多個柵極(例如，柵極層122a和122b)。更具體而言，在圖3B的IC中，下方垂直半導(dǎo)體器件層被配置為p型器件(例如，互連104、柵極122a和互連126a)，并且上方垂直半導(dǎo)體器件層被配置為n型器件(例如，互連126a、柵極122b和互連126b)。于是，在一般意義上可以將圖3B的示例性IC視為類似TFET的器件。

圖4示出了包括根據(jù)本公開的實施例配置的(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu)的)單個垂直半導(dǎo)體層的示例性反相器的三維透視圖。圖5示出了包括根據(jù)本公開的另一實施例配置的(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu)的)兩個垂直半導(dǎo)體層的示例性反相器的三維透視圖。圖6示出了包括根據(jù)本公開的實施例配置的(例如，納米線和/或其它三維半導(dǎo)體結(jié)構(gòu)的)兩個垂直半導(dǎo)體層的示例性NAND邏輯門的三維透視圖。根據(jù)本公開將要認(rèn)識到，根據(jù)一些實施例，可以使用公開的技術(shù)形成具有任何量的柵極(例如，柵極層122a、122b等)、布線層(例如，互連104、126a、126b等)、半導(dǎo)體溝道(例如，半導(dǎo)體主體106)、通孔(例如，導(dǎo)電插塞124)和周圍電介質(zhì)(例如，電介質(zhì)層102)的IC?？梢圆糠只蛉渴褂盟_的技術(shù)制造的許多垂直半導(dǎo)體溝道架構(gòu)根據(jù)本公開將是顯而易見的。

示例性系統(tǒng)

圖7示出了根據(jù)示例性實施例的利用使用所公開的術(shù)形成的集成電路結(jié)構(gòu)或器件實現(xiàn)的計算系統(tǒng)1000?？梢钥闯?，計算系統(tǒng)1000容納母板1002。母板1002可以包括若干部件，包括但不限于處理器1004和至少一個通信芯片1006，其每者都可以物理和電耦合至主板1002或以其它方式集成于其中。將要認(rèn)識到，母板1002可以是例如任何印刷電路板，無論是主板、主板上安裝的子板或系統(tǒng)1000僅有的板等。根據(jù)其應(yīng)用，計算系統(tǒng)1000可以包括可以或可以不物理和電耦合至母板1002的一個或多個其它部件。這些其它部件可以包括但不限于易失性存儲器(例如，DRAM)、非易失性存儲器(例如、ROM)、圖形處理器、數(shù)字信號處理器、密碼處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(tǒng)(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、照相機、和大容量存儲裝置(例如，硬盤驅(qū)動器、光盤(CD)、數(shù)字多用盤(DVD)等)。計算系統(tǒng)1000中包括的任何部件都可以包括根據(jù)示例性實施例的使用所公開的技術(shù)形成的一個或多個集成電路結(jié)構(gòu)或器件。在一些實施例中，可以將多個功能集成到一個或多個芯片(例如，注意，通信芯片1006可以是處理器1004的一部分或以其它方式集成到其中)中。

通信芯片1006實現(xiàn)用于往返于計算系統(tǒng)1000傳輸數(shù)據(jù)的無線通信。術(shù)語“無線”及其派生詞可以用于描述可以通過使用經(jīng)調(diào)制的電磁輻射經(jīng)由非固體介質(zhì)傳送數(shù)據(jù)的電路、裝置、系統(tǒng)、方法、技術(shù)、通信信道等。該術(shù)語并非暗示相關(guān)聯(lián)的裝置不包含任何線路，盡管在一些實施例中它們可能不包含。通信芯片1006可以實施若干無線標(biāo)準(zhǔn)或協(xié)議中的任一種，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍(lán)牙、其衍生物，以及被指定為3G、4G、5G和更高代的任何其它無線協(xié)議。計算系統(tǒng)1000可以包括多個通信芯片1006。例如，第一通信芯片1006可以專用于較短距離的無線通信，例如Wi-Fi和藍(lán)牙，第二通信芯片1006可以專用于較長距離的無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

計算系統(tǒng)1000的處理器1004包括處理器1004內(nèi)封裝的集成電路管芯。在一些實施例中，處理器的集成電路管芯包括板上電路，該板上電路是利用如本文各處描述的使用所公開的技術(shù)形成的一個或多個集成電路結(jié)構(gòu)或器件實現(xiàn)的。術(shù)語“處理器”可以指處理例如來自寄存器和/或存儲器的電子數(shù)據(jù)以將該電子數(shù)據(jù)轉(zhuǎn)換成可以存儲在寄存器和/或存儲器中的其它電子數(shù)據(jù)的任何器件或器件的部分。

通信芯片1006還可以包括通信芯片1006內(nèi)封裝的集成電路管芯。根據(jù)一些這種示例性實施例，通信芯片的集成電路管芯包括如本文所述的使用公開的技術(shù)形成的一個或多個集成電路結(jié)構(gòu)或器件。根據(jù)本公開將要認(rèn)識到，注意，可以將多標(biāo)準(zhǔn)無線能力直接集成到處理器1004中(例如，其中將任何芯片1006的功能集成到處理器1004中，而不是具有獨立的通信芯片)。還要注意，處理器1004可以是具有這種無線能力的芯片組。總之，可以使用任何數(shù)量的處理器1004和/或通信芯片1006。同樣地，任一個芯片或芯片組可以具有集成于其中的多個功能。

在各實施方式中，計算裝置1000可以是膝上計算機、上網(wǎng)本、筆記本、智能電話、平板電腦、個人數(shù)字助理(PDA)、超級移動PC、移動電話、臺式計算機、服務(wù)器、打印機、掃描儀、監(jiān)視器、機頂盒、娛樂控制單元、數(shù)字相機、便攜式音樂播放器、數(shù)字視頻記錄儀、或處理數(shù)據(jù)或采用如本文各處描述的使用所公開的技術(shù)形成的一個或多個集成電路結(jié)構(gòu)或器件的任何其它電子裝置。

其它示例性實施例

以下示例涉及其它實施例，根據(jù)這些其它實施例，許多置換和構(gòu)造將是顯而易見的。

示例1是一種集成電路，包括：第一互連；設(shè)置在第一互連之上的至少一個垂直取向的半導(dǎo)體主體，其中，至少一個垂直取向的半導(dǎo)體主體的第一端與所述第一互連電子接觸；圍繞所述至少一個垂直取向的半導(dǎo)體主體的有源溝道部分并被配置作為第二互連的柵極層；以及設(shè)置在柵極層之上的第三互連，其中，至少一個垂直取向的半導(dǎo)體主體的第二端與第三互連電子接觸。

示例2包括示例1和3-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成陣列的多個垂直取向的半導(dǎo)體主體，并且那些垂直取向的半導(dǎo)體主體的至少其中之一已經(jīng)被替換為導(dǎo)電通孔以提供層間布線。

示例3包括示例1-2和4-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成陣列的多個垂直取向的半導(dǎo)體主體，并且利用導(dǎo)電材料填充該陣列的至少一個主體位置以提供用于層間布線的通孔。

示例4包括示例1-3和5-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成陣列的多個垂直取向的半導(dǎo)體主體，并且那些垂直取向的半導(dǎo)體主體的至少其中之一已經(jīng)被替換為絕緣材料。

示例5包括示例1-4和6-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成陣列的多個垂直取向的半導(dǎo)體主體，并且利用絕緣材料填充該陣列的至少一個主體位置。

示例6包括示例1-5和9-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成規(guī)則陣列的多個垂直取向的納米線。

示例7包括示例1-5和9-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成半規(guī)則陣列的多個垂直取向的納米線。

示例8包括示例1-5和9-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成不規(guī)則陣列的多個垂直取向的納米線。

示例9包括示例1-8和10-25中任一項的主題，并且還包括與至少一個垂直取向的半導(dǎo)體主體相鄰的清空的溝道。

示例10包括示例1-9和11-25中任一項的主題，并且還包括被配置為在第一互連與柵極層之間提供電連接的通孔。

示例11包括示例1-10和12-25中任一項的主題，并且還包括被配置為在第三互連與柵極層之間提供電連接的通孔。

示例12包括示例1-11和13-25中任一項的主題，并且還包括被配置為在第一互連與第三互連之間提供電連接的通孔。

示例13包括示例1-12和14-25中任一項的主題，并且還包括被配置為在第一互連、柵極層和第三互連之間提供電連接的通孔。

示例14包括示例1-13和15-25中任一項的主題，其中柵極層包括鎢(W)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、多晶硅的至少其中之一和/或它們中的任何一種或多種的組合。

示例15包括示例1-14和16-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體包括硅(Si)、鍺(Ge)、硅鍺(SiGe)、砷化鎵(GaAs)、砷化銦鎵(InGaAs)、氮化鎵(GaN)、磷化銦(InP)的至少其中之一和/或它們中的任何一種或多種的組合。

示例16包括示例1-15和17-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體具有在大約10-100nm范圍內(nèi)的長度。

示例17包括示例1-16和18-25中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體具有在大約1-20nm范圍內(nèi)的寬度/直徑。

示例18包括示例1-17和20-25中任一項的主題，其中柵極層是具有在大約10-30nm范圍內(nèi)的厚度的連續(xù)層。

示例19包括示例1-17和20-25中任一項的主題，其中柵極層是其中具有一個或多個間隙并且具有在大約10-30nm范圍內(nèi)的厚度的不連續(xù)層。

示例20包括示例1-19和21-25中任一項的主題，并且還包括設(shè)置在至少一個垂直取向的半導(dǎo)體主體之上的電介質(zhì)層，其中電介質(zhì)層夾置在柵極層與至少一個垂直取向的半導(dǎo)體主體的有源溝道部分之間。

示例21包括示例20的主題，其中電介質(zhì)層包括氧化鉿(HfO₂)、二氧化鋯(ZrO₂)、五氧化二鉭(Ta₂O₅)、二氧化硅(SiO₂)、氧化鋁(Al₂O₃)、二氧化鈦(TiO₂)、氧化鑭(La₂O₃)、硅酸鉿(HfSiO₄)、硅酸鋯(ZrSiO₄)、鈦酸鍶(SrTiO₃)的至少其中之一和/或它們中的任何一種或多種的組合。

示例22包括示例20的主題，其中電介質(zhì)層具有在大約1-10nm范圍內(nèi)的厚度。

示例23是包括示例1-22中任一項的主題的存儲器。

示例24是包括示例1-22中任一項的主題的反相器。

示例25是包括示例1-22中任一項的主題的邏輯門。

示例26是形成集成電路的方法，所述方法包括：在第一互連之上提供半導(dǎo)體層；將半導(dǎo)體層圖案化成至少一個垂直取向的半導(dǎo)體主體，其中至少一個垂直取向的半導(dǎo)體主體的第一端與所述第一互連電子接觸；形成圍繞所述至少一個垂直取向的半導(dǎo)體主體的有源溝道部分的柵極層，其中柵極層被配置作為第二互連；以及在柵極層之上提供第三互連，其中至少一個垂直取向的半導(dǎo)體主體的第二端與第三互連電子接觸。

示例27包括示例26和28-48中任一項的主題，其中在第一互連之上提供半導(dǎo)體層包括：利用離子切割工藝、非晶層起泡工藝、應(yīng)變誘發(fā)的剝落工藝、后側(cè)研磨工藝的至少其中之一和/或它們中的任一種或多種的組合，將半導(dǎo)體層轉(zhuǎn)移到第一互連。

示例28包括示例26-27和29-48中任一項的主題，其中半導(dǎo)體層包括硅(Si)、鍺(Ge)、硅鍺(SiGe)、砷化鎵(GaAs)、砷化銦鎵(InGaAs)、氮化鎵(GaN)、磷化銦(InP)的至少其中之一和/或它們中的任何一種或多種的組合。

示例29包括示例26-28和30-48中任一項的主題，其中半導(dǎo)體層具有在大約1-100nm范圍內(nèi)的厚度。

示例30包括示例26-29和31-48中任一項的主題，其中將半導(dǎo)體層圖案化成至少一個垂直取向的半導(dǎo)體主體涉及浸沒光刻工藝、電子束(e-beam)光刻工藝、極紫外線(EUV)光刻工藝的至少其中之一和/或它們中的任一種或多種的組合。

示例31包括示例26-30和34-48中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成規(guī)則陣列的多個垂直取向的納米線。

示例32包括示例26-30和34-48中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成半規(guī)則陣列的多個垂直取向的納米線。

示例33包括示例26-30和34-48中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成不規(guī)則陣列的多個垂直取向的納米線。

示例34包括示例26-33和35-48中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是多個垂直取向的半導(dǎo)體主體，并且其中在形成柵極層之前，該方法還包括：利用電介質(zhì)材料替換多個垂直取向的半導(dǎo)體主體的至少其中之一。

示例35包括示例34的主題，其中電介質(zhì)材料提供清空的溝道。

示例36包括示例26-35和37-48中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成陣列的多個垂直取向的半導(dǎo)體主體，并且其中該方法還包括：去除那些垂直取向的半導(dǎo)體主體的至少其中之一以在陣列內(nèi)提供空位置；以及利用導(dǎo)電材料填充該位置以提供用于層間布線的通孔。

示例37包括示例26-36和38-48中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是多個垂直取向的半導(dǎo)體主體，并且其中在將第三互連提供在柵極層之上之前，該方法還包括：利用導(dǎo)電材料替換多個垂直取向的半導(dǎo)體主體的至少其中之一。

示例38包括示例37的主題，其中導(dǎo)電材料提供第一互連與柵極層之間的電連接。

示例39包括示例37的主題，其中導(dǎo)電材料提供第三互連與柵極層之間的電連接。

示例40包括示例37的主題，其中導(dǎo)電材料提供第一互連與第三互連之間的電連接。

示例41包括示例37的主題，其中導(dǎo)電材料提供第一互連、柵極層和第三互連之間的電連接。

示例42包括示例26-41和43-48中任一項的主題，其中至少一個垂直取向的半導(dǎo)體主體是被布置成陣列的多個垂直取向的半導(dǎo)體主體，并且其中該方法還包括：去除那些垂直取向的半導(dǎo)體主體的至少其中之一以在陣列內(nèi)提供空位置；以及利用絕緣材料填充該位置。

示例43包括示例26-42和44-48中任一項的主題，其中柵極層包括鎢(W)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、多晶硅的至少其中之一和/或它們中的任何一種或多種的組合。

示例44包括示例26-43和46-48中任一項的主題，其中柵極層是具有在大約10-30nm范圍內(nèi)的厚度的連續(xù)層。

示例45包括示例26-43和46-48中任一項的主題，其中柵極層是其中具有一個或多個間隙并具有在大約10-30nm范圍內(nèi)的厚度的不連續(xù)層。

示例46包括示例26-45和47-48中任一項的主題，其中在形成所述柵極層之前，所述方法還包括：在至少一個垂直取向的半導(dǎo)體主體之上形成電介質(zhì)層，其中電介質(zhì)層夾置在柵極層與至少一個垂直取向的半導(dǎo)體主體的有源溝道部分之間。

示例47包括示例46的主題，其中電介質(zhì)層包括氧化鉿(HfO₂)、二氧化鋯(ZrO₂)、五氧化二鉭(Ta₂O₅)、二氧化硅(SiO₂)、氧化鋁(Al₂O₃)、二氧化鈦(TiO₂)、氧化鑭(La₂O₃)、硅酸鉿(HfSiO₄)、硅酸鋯(ZrSiO₄)、鈦酸鍶(SrTiO₃)的至少其中之一和/或它們中的任何一種或多種的組合。

示例48包括示例46的主題，其中電介質(zhì)層具有在大約1-10nm范圍內(nèi)的厚度。

示例49是集成電路，其包括第一晶體管器件層，第一晶體管器件層包括：第一布線層；設(shè)置在第一布線層之上的第一多個垂直取向的半導(dǎo)體納米線，其中第一多個垂直取向的半導(dǎo)體納米線的至少其中之一的第一端與第一布線層電子接觸；圍繞第一多個垂直取向的半導(dǎo)體納米線的至少其中之一的有源溝道部分并且被配置作為用于第一晶體管器件層的第一互連的第一柵極；以及設(shè)置在第一柵極之上的第二布線層，其中第一多個垂直取向的半導(dǎo)體納米線的至少其中之一的第二端與第二布線層電子接觸。

示例50包括示例49和51-60中任一項的主題，其中第一晶體管器件層還包括與第一多個垂直取向的半導(dǎo)體納米線相鄰的清空的溝道。

示例51包括示例49-50和52-60中任一項的主題，其中第一多個垂直取向的半導(dǎo)體納米線的至少其中之一已經(jīng)被替換為絕緣材料。

示例52包括示例49-51和53-60中任一項的主題，其中第一晶體管器件層還包括通孔，通孔被配置為提供第一布線層與第一柵極之間的電連接、第二布線層與第一柵極之間的電連接、第一布線層與第二布線層之間的電連接和/或第一布線層、第一柵極和第二布線層之間的電連接中的至少一個。

示例53包括示例49-52和54-60中任一項的主題，其中第一多個垂直取向的半導(dǎo)體納米線的至少其中之一已經(jīng)被替換為導(dǎo)電通孔以提供層間布線。

示例54包括示例49-53和55-60中任一項的主題，其中第一多個垂直取向的半導(dǎo)體納米線被布置成規(guī)則陣列。

示例55包括示例49-54和56-60中任一項的主題，并且還包括設(shè)置在第一晶體管器件層之上的第二晶體管器件層，所述第二晶體管器件層包括：第二布線層；設(shè)置在第二布線層之上的第二多個垂直取向的半導(dǎo)體納米線，其中第二多個垂直取向的半導(dǎo)體納米線的至少其中之一的第一端與第二布線層電子接觸；圍繞第二多個垂直取向的半導(dǎo)體納米線的至少其中之一的有源溝道部分并且被配置作為用于第二晶體管器件層的第二互連的第二柵極；以及設(shè)置在第二柵極之上的第三布線層，其中第二多個垂直取向的半導(dǎo)體納米線的至少其中之一的第二端與第三布線層電子接觸。

示例56包括示例55的主題，其中第二晶體管器件層還包括與第二多個垂直取向的半導(dǎo)體納米線相鄰的清空的溝道。

示例57包括示例55的主題，其中第二多個垂直取向的半導(dǎo)體納米線的至少其中之一已經(jīng)被替換為絕緣材料。

示例58包括示例55的主題，其中第二晶體管器件層還包括通孔，通孔被配置為提供第二布線層與第二柵極之間的電連接、第三布線層與第二柵極之間的電連接、第二布線層與第三布線層之間的電連接和/或第二布線層、第二柵極和第三布線層之間的電連接中的至少一個。

示例59包括示例55的主題，其中第二多個垂直取向的半導(dǎo)體納米線的至少其中之一已經(jīng)被替換為導(dǎo)電通孔以提供層間布線。

示例60包括示例55-59中任一項的主題，其中第二多個垂直取向的半導(dǎo)體納米線被布置成規(guī)則陣列。

已經(jīng)出于例示和描述的目的給出了示例性實施例的以上描述。它并非意在窮舉或?qū)⒈竟_限制到所公開的精確形式。根據(jù)本公開，很多修改和變化是可能的。它旨在使本公開的范圍不受該詳細(xì)描述的限制，而是由其所附權(quán)利要求來限制。未來提交的要求本申請的優(yōu)先權(quán)的申請可以以不同方式要求所公開的主題，并且一般可以包括如在本文各處公開或以其它方式展示的一個或多個限制中的任一組。