本發(fā)明涉及一種半導(dǎo)體封裝及其制造方法。

背景技術(shù)：

半導(dǎo)體封裝技術(shù)中的新近進展已導(dǎo)致提供半導(dǎo)體封裝的持續(xù)小型化的封裝技術(shù)的發(fā)展。這些進展還導(dǎo)致廣泛多種新的及不同類型的半導(dǎo)體封裝的發(fā)展。

半導(dǎo)體封裝的實例可包含倒裝芯片封裝、引線框封裝等。在倒裝芯片封裝中，半導(dǎo)體芯片經(jīng)布置成與互連襯底相反，以使得半導(dǎo)體芯片的第一墊經(jīng)由導(dǎo)電凸塊一對一地電連接到互連襯底的第二墊。在引線框封裝中，引線框可由金屬(例如，銅)制造，且通常包含經(jīng)固定到引線框的本體且通常位于引線框的中心的槳狀物。引線框還包含經(jīng)固定到框的數(shù)個引線。

對于用于倒裝芯片技術(shù)中的互連襯底及用于引線框封裝中的引線框，通常需要100微米(μm)或100微米以上的厚度，從而提供足夠的硬度以供半導(dǎo)體處理，所述半導(dǎo)體處理可進一步限制半導(dǎo)體封裝的大小縮減。所希望的是具有更薄的半導(dǎo)體封裝及其制造方法。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的實施例，半導(dǎo)體封裝包含第一裸片、多個導(dǎo)電墊、封裝本體及多個第一跡線。多個導(dǎo)電墊電連接到第一裸片，且多個導(dǎo)電墊中的每一者具有下部表面。封裝本體囊封第一裸片及多個導(dǎo)電墊，且使多個導(dǎo)電墊中的每一者的下部表面從封裝本體的下部表面暴露。多個第一跡線安置于封裝本體的下部表面上，且連接到多個導(dǎo)電墊中的每一者的下部表面。多個第一跡線中的每一者的厚度小于100μm。

根據(jù)本發(fā)明的實施例，半導(dǎo)體封裝包含第一裸片及電連接到第一裸片的多個導(dǎo)電墊，且多個導(dǎo)電墊中的每一者具有下部表面。多個第一跡線連接到多個導(dǎo)電墊中的每一者的下部表面。封裝本體囊封第一裸片、多個導(dǎo)電墊及多個第一跡線，且使多個導(dǎo)電跡線中的每一者的下部表面從封裝本體的下部表面暴露。

根據(jù)本發(fā)明的實施例，一種用于制造半導(dǎo)體封裝的方法包含：提供載體；將金屬箔安置于載體上；在金屬箔上形成多個導(dǎo)電結(jié)構(gòu)；將第一裸片安置于金屬箔上，且將第一裸片電連接到導(dǎo)電結(jié)構(gòu)；囊封第一裸片及多個導(dǎo)電結(jié)構(gòu)；移除載體；及移除金屬箔的部分以形成多個第一跡線，其中多個第一跡線連接到導(dǎo)電結(jié)構(gòu)。

附圖說明

圖1說明根據(jù)本發(fā)明的實施例的半導(dǎo)體封裝；

圖2說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖3說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G及圖4H說明根據(jù)本發(fā)明的實施例的制造方法；

圖5說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖6說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖7說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖8說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖9A、圖9B、圖9C、圖9D、圖9E、圖9F、圖9G及圖9H說明根據(jù)本發(fā)明的實施例的制造方法；

圖10說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖11A、圖11B、圖11C、圖11D、圖11E、圖11F、圖11G及圖11H說明根據(jù)本發(fā)明的另一實施例的制造方法；

圖12說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖13說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖14說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖15說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；

圖16說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝；及

圖17說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝。

貫穿圖式及詳細描述使用共同參考數(shù)字以指示相同或類似元件。從以下結(jié)合附圖作出的詳細描述，本發(fā)明將會更顯而易見。

具體實施方式

參看圖1，其說明根據(jù)本發(fā)明的實施例的半導(dǎo)體封裝，半導(dǎo)體封裝1包含裸片10a、 多個導(dǎo)電結(jié)構(gòu)11、封裝本體12、多個跡線13及多個電連接元件14。

裸片10a可為(但不限于)形成于硅襯底上或中的集成電路(IC)。裸片10a可為(但不限于)導(dǎo)線接合封裝類型半導(dǎo)體芯片。

多個導(dǎo)電結(jié)構(gòu)11中的每一者具有多層結(jié)構(gòu)，所述多層結(jié)構(gòu)可包含例如第一導(dǎo)電金屬層111、第二導(dǎo)電金屬層112及第三導(dǎo)電金屬層113。第一導(dǎo)電金屬層111可包含(但不限于)金(Au)或另一適合的金屬或合金。第二導(dǎo)電金屬層112可包含(但不限于)鎳(Ni)或另一適合的金屬或合金。第三導(dǎo)電金屬層113可包含(但不限于)金(Au)或另一適合的金屬或合金。根據(jù)本發(fā)明的另一實施例，多個導(dǎo)電結(jié)構(gòu)11中的每一者具有單層結(jié)構(gòu)。多個導(dǎo)電結(jié)構(gòu)11通過導(dǎo)電金屬線“W”電連接到裸片10a。多個導(dǎo)電結(jié)構(gòu)11中的每一者具有下部表面11b。

封裝本體12可包含(但不限于)模制化合物或預(yù)浸復(fù)合纖維(例如，預(yù)浸體)。模制化合物的實例可包含(但不限于)環(huán)氧樹脂，所述環(huán)氧樹脂具有分散于其中的填充劑。預(yù)浸體的實例可包含(但不限于)通過堆疊或?qū)訅簲?shù)個預(yù)浸材料/薄片形成的多層結(jié)構(gòu)。封裝本體12具有下部表面12b。封裝本體12囊封裸片10a及多個導(dǎo)電結(jié)構(gòu)11，且使多個導(dǎo)電結(jié)構(gòu)11中的每一者的下部表面11b從封裝本體12的下部表面12b暴露。

多個跡線13安置于封裝本體12的下部表面12b上，且連接到多個導(dǎo)電結(jié)構(gòu)11中的相應(yīng)者的下部表面11b。多個跡線13中的每一者具有小于約100μm的厚度。舉例來說，厚度小于約100μm，小于約95μm，小于約90μm，小于約85μm，小于約80μm或小于約75μm。在個別圖的情況下，術(shù)語‘厚度’用以描述在垂直方向上的尺寸，除非另外指出。多個跡線13中的一些在封裝本體12的下部表面12b上水平地延伸以形成重新分布布置(扇出/扇入)。多個跡線13中的一些可具有至少一個傾斜的側(cè)壁131。多個跡線13中的每一者可具有抵靠著封裝本體12的下部表面12b及多個導(dǎo)電結(jié)構(gòu)11中的每一者的下部表面11b的上部表面，及與上部表面相反的底部表面，其中頂部表面面積大于底部表面面積。在一些實施例中，跡線13包含連接墊(圖1中未圖示)，例如用于焊盤網(wǎng)格陣列(LGA)裝置。

電連接元件14可包含(但不限于)焊料凸塊或焊料球。多個電連接元件14電連接到多個跡線13。多個電連接元件14覆蓋多個跡線13的至少一個傾斜的側(cè)壁131的部分。

根據(jù)本發(fā)明的另一實例，非焊料附接技術(shù)可用以將半導(dǎo)體封裝1附接到系統(tǒng)襯底(圖1中未圖示)(例如印刷電路板)，且去除多個電連接元件14。非焊料附接技術(shù)可包含例如銀或銅膏燒結(jié)或直接銅到銅(Cu-Cu)附接技術(shù)。

參看圖2，其說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝，半導(dǎo)體封裝2類似于如 參看圖1所說明及描述的半導(dǎo)體封裝1，除了多個跡線13的至少一個傾斜的側(cè)壁131全部被電連接元件14覆蓋。

參看圖3，其說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝，半導(dǎo)體封裝3類似于如參看圖2所說明及描述的半導(dǎo)體封裝2，除了多個跡線13被去除，及多個電連接元件14直接連接到多個導(dǎo)電結(jié)構(gòu)11中的相應(yīng)者。

圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G及圖4H說明根據(jù)本發(fā)明的實施例的制造方法。

參看圖4A，提供載體20。對于后續(xù)單側(cè)工藝，金屬箔13a形成于載體20的一側(cè)上。金屬箔13a具有小于約100μm的厚度。舉例來說，厚度小于約100μm，小于約95μm，小于約90μm，小于約85μm，小于約80μm或小于約75μm。根據(jù)本發(fā)明的另一實施例，對于后續(xù)雙側(cè)工藝，金屬箔13a形成于載體20的兩側(cè)上。金屬箔13a可經(jīng)層壓、濺鍍或電鍍到載體20上。載體20可包含(但不限于)不銹鋼、鎳(Ni)、鎳-鐵合金(例如，不脹鋼)、鉬合金或另一適合的金屬或合金。金屬箔13a可包含(但不限于)銅或另一適合的金屬或合金。載體20的熱膨脹系數(shù)(CTE)實質(zhì)上等于金屬箔13a的CTE，或者經(jīng)選擇為相比金屬箔13a的CTE更接近于硅裸片的CTE。

參看圖4B，圖案化掩模11M形成于金屬箔13a上以暴露金屬箔13a的部分。圖案化掩模11M可例如由光刻技術(shù)形成。

參看圖4C，多個導(dǎo)電結(jié)構(gòu)11形成于金屬箔13a的暴露部分上。隨后，可例如通過剝離技術(shù)移除圖案化掩模11M。多個導(dǎo)電結(jié)構(gòu)11可例如通過光刻和電鍍技術(shù)形成。

多個導(dǎo)電結(jié)構(gòu)11中的每一者可包括多層結(jié)構(gòu)，例如三層結(jié)構(gòu)，所述三層結(jié)構(gòu)可包含(但不限于)第一導(dǎo)電金屬層111、第二導(dǎo)電金屬層112及第三導(dǎo)電金屬層113。第一導(dǎo)電金屬層111可包含(但不限于)金(Au)或另一適合的金屬或合金。第二導(dǎo)電金屬層112可包含(但不限于)鎳(Ni)或另一適合的金屬或合金。第三導(dǎo)電金屬層113可包含(但不限于)金(Au)或另一適合的金屬或合金。

根據(jù)本發(fā)明的另一實施例，多個導(dǎo)電結(jié)構(gòu)11中的每一者可具有四層結(jié)構(gòu)，所述四層結(jié)構(gòu)可包含(但不限于)銅(Cu)、金(Au)、鎳(Ni)、錫(SN)或銀(Ag)的層，例如Cu-Au-Ni-Au結(jié)構(gòu)、Cu-Ni-Sn-Ag結(jié)構(gòu)或其它結(jié)構(gòu)。

根據(jù)本發(fā)明的另一實施例，多個導(dǎo)電結(jié)構(gòu)11中的每一者可具有雙層結(jié)構(gòu)，所述雙層結(jié)構(gòu)可包含(但不限于)Ni-Au結(jié)構(gòu)。

根據(jù)本發(fā)明的另一實施例，多個導(dǎo)電結(jié)構(gòu)11中的每一者具有單層結(jié)構(gòu)，所述單層結(jié)構(gòu)可包含(但不限于)金(Au)或另一適合的金屬或合金。

參看圖4D，裸片10a通過粘著劑(圖4D中未圖示)附接到金屬箔13a，且電連接到多個導(dǎo)電結(jié)構(gòu)11。多個金屬線“W”可用以通過導(dǎo)線接合技術(shù)將裸片10a上的多個接合墊(未圖示)連接到多個導(dǎo)電結(jié)構(gòu)11。

參看圖4E，封裝本體12形成于金屬箔13a上以囊封裸片10a、多個導(dǎo)電結(jié)構(gòu)11、導(dǎo)線“W”及金屬箔13a。用于形成封裝本體12的技術(shù)可為(但不限于)模制技術(shù)，所述模制技術(shù)使用模制化合物在模套(未圖示)的幫助下囊封裸片10a、多個導(dǎo)電結(jié)構(gòu)11、導(dǎo)線“W”及金屬箔13a。在本發(fā)明的另一實施例中，由預(yù)浸復(fù)合纖維(預(yù)浸體)制成的薄片可經(jīng)堆疊或?qū)訅旱浇饘俨?3a以形成封裝本體12。

參看圖4F，如圖4E中所示的裸片10a、多個導(dǎo)電結(jié)構(gòu)11、封裝本體12、導(dǎo)線“W”及金屬箔13a與載體20分離，且隨后移除金屬箔13a。換句話說，例如通過機械移除載體20從金屬箔13a及形成于其上的結(jié)構(gòu)移除載體20。在移除載體20之后，例如通過使用蝕刻技術(shù)移除金屬箔13a。盡管移除了載體20，但封裝本體12可提供足夠的硬度以用于在后續(xù)工藝步驟中進行處置。多個電連接元件14(圖4F中未圖示)可任選地形成于多個導(dǎo)電結(jié)構(gòu)11中的每一者的下部表面11b上以形成如圖3中所示的半導(dǎo)體封裝3。電連接元件14可包含(但不限于)焊料凸塊或焊料球?？赏ㄟ^焊料凸塊/球植入而形成電連接元件14。

參看圖4G，例如通過機械移除載體20從金屬箔13a及形成于其上的結(jié)構(gòu)移除如圖4E中所示的載體20，而非從圖4E繼續(xù)進行到圖4F。在移除載體20之后，金屬箔13a的部分可例如通過光刻及蝕刻技術(shù)圖案化，以形成具有小于約100μm的厚度的多個跡線13。舉例來說，厚度小于約100μm，小于約95μm，小于約90μm，小于約85μm，小于約80μm或小于約75μm。多個跡線13中的每一者可具有錐形配置，所述錐形配置具有至少一個傾斜的側(cè)壁131。多個電連接元件14(圖4G中未圖示)可通過附接焊料球或通過電鍍焊料凸塊而形成，以電連接到多個跡線13，及覆蓋至少一個傾斜的側(cè)壁131以形成如圖2中所示的半導(dǎo)體封裝2。

參看圖4H，例如通過機械移除載體20從金屬箔13a及形成于其上的結(jié)構(gòu)移除如圖4E中所示的載體20，而非從圖4E繼續(xù)進行到圖4F。在移除載體20之后，可例如通過蝕刻選擇性地移除金屬箔13a的部分以形成多個跡線13。多個跡線13中的每一者可具有錐形配置，所述錐形配置具有至少一個傾斜的側(cè)壁131?？尚纬啥鄠€電連接元件14(圖4H中未圖示)以電連接到多個跡線13及覆蓋至少一個傾斜的側(cè)壁131以形成如圖1中所示的半導(dǎo)體封裝1。電連接元件14可包含(但不限于)焊料凸塊或焊料球?？赏ㄟ^焊料凸塊/球植入而形成電連接元件14。預(yù)期電介質(zhì)層(圖4H中未圖示)可形成于多個跡線13 及封裝本體12上以暴露多個跡線13的部分。電介質(zhì)層可例如通過將光可成像電介質(zhì)材料(例如防焊罩)涂布或?qū)訅旱蕉鄠€跡線13及封裝本體12及接著由光刻技術(shù)進行圖案化以暴露多個跡線13的一部分而形成。

參看圖5，其說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝，半導(dǎo)體封裝4類似于如參看圖1所說明及描述的半導(dǎo)體封裝1，除了放置了倒裝芯片類型封裝裸片10b，而非導(dǎo)線接合封裝類型裸片10a，及去除導(dǎo)線“W”。裸片10b具有多個接合墊114，所述接合墊經(jīng)接合到多個導(dǎo)電結(jié)構(gòu)11，例如經(jīng)由焊料層“S”接合到導(dǎo)電結(jié)構(gòu)11的第三導(dǎo)電金屬層113，如圖5中所示。

參看圖6，其說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝，半導(dǎo)體封裝5類似于如參看圖5所說明及描述的半導(dǎo)體封裝4，除了多個導(dǎo)電墊15形成于跡線13中的每一者與相應(yīng)電連接元件14之間。每一導(dǎo)電墊15可包含第一導(dǎo)電金屬層151及第二導(dǎo)電金屬層152。第一導(dǎo)電金屬層151可包含(但不限于)金(Au)或另一適合的金屬或合金。第二導(dǎo)電金屬層152可包含(但不限于)鎳(Ni)或另一適合的金屬或合金。

參看圖7，其說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝，半導(dǎo)體封裝6類似于如參看圖3所說明及描述的半導(dǎo)體封裝3，除了放置了倒裝芯片類型封裝裸片10b，而非導(dǎo)線接合封裝類型裸片10a，去除了導(dǎo)線“W”及第一導(dǎo)電金屬層111，及導(dǎo)電結(jié)構(gòu)11凹入于封裝本體中。裸片10b具有多個接合墊114，所述接合墊經(jīng)接合到多個導(dǎo)電結(jié)構(gòu)11，例如經(jīng)由焊料層“S”接合到導(dǎo)電結(jié)構(gòu)11的第三導(dǎo)電金屬層113，如圖7中所示。

參看圖8，其說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝，半導(dǎo)體封裝7類似于如參看圖2所說明及描述的半導(dǎo)體封裝2，除了放置了倒裝芯片類型封裝裸片10b，而非導(dǎo)線接合封裝類型裸片10a，及去除導(dǎo)線“W”。裸片10b具有多個接合墊114，所述接合墊經(jīng)接合到多個導(dǎo)電結(jié)構(gòu)11，例如經(jīng)由焊料層“S”接合到導(dǎo)電結(jié)構(gòu)11的第三導(dǎo)電金屬層113，如圖8中所示。

圖9A、圖9B、圖9C、圖9D、圖9E、圖9F、圖9G及圖9H說明根據(jù)本發(fā)明的實施例的制造方法。

參看圖9A，提供載體20。對于后續(xù)單側(cè)工藝，金屬箔13a形成于載體20的一側(cè)上。金屬箔13a具有小于約100μm的厚度。舉例來說，厚度小于約100μm，小于約95μm，小于約90μm，小于約85μm，小于約80μm或小于約75μm。根據(jù)本發(fā)明的另一實施例，對于后續(xù)雙側(cè)工藝，金屬箔13a形成于載體20的兩側(cè)上。金屬箔13a可經(jīng)層壓、濺鍍或電鍍到載體20上。載體20可包含(但不限于)不銹鋼、不脹鋼、Ni、Mo-合金或另一適合的金屬或合金。金屬箔13a可包含(但不限于)銅或另一適合的金屬或合金。載 體20的熱膨脹系數(shù)(CTE)實質(zhì)上等于金屬箔13a的CTE，或者經(jīng)選擇為相比金屬箔13a的CTE更接近于硅裸片的CTE。

參看圖9B，圖案化掩模11M形成于金屬箔13a上以暴露金屬箔13a的部分。圖案化掩模11M可例如由光刻技術(shù)形成。

參看圖9C，多個導(dǎo)電結(jié)構(gòu)11形成于金屬箔13a的暴露部分上。隨后，可例如通過剝離技術(shù)移除圖案化掩模11M。多個導(dǎo)電結(jié)構(gòu)11可例如通過光刻和電鍍技術(shù)形成。

多個導(dǎo)電結(jié)構(gòu)11中的每一者可包括多層結(jié)構(gòu)，例如三層結(jié)構(gòu)，所述三層結(jié)構(gòu)可包含(但不限于)第一導(dǎo)電金屬層111、第二導(dǎo)電金屬層112及第三導(dǎo)電金屬層113。第一導(dǎo)電金屬層111可包含(但不限于)銅(Cu)或另一適合的金屬或合金。第二導(dǎo)電金屬層112可包含(但不限于)鎳(Ni)或另一適合的金屬或合金。第三導(dǎo)電金屬層113可包含(但不限于)金(Au)或另一適合的金屬或合金。

根據(jù)本發(fā)明的另一實施例，多個導(dǎo)電結(jié)構(gòu)11中的每一者可具有單層結(jié)構(gòu)。

根據(jù)本發(fā)明的另一實施例，額外焊料帽(未圖示)可安置于多個導(dǎo)電結(jié)構(gòu)11中的每一者上。

參看圖9D，具有多個接合墊114的裸片10b經(jīng)由焊料層“S”接合到多個導(dǎo)電結(jié)構(gòu)11。

參看圖9E，封裝本體12形成于金屬箔13a上以囊封裸片10b、多個導(dǎo)電結(jié)構(gòu)11及金屬箔13a。用于形成封裝本體12的技術(shù)可為(但不限于)模制技術(shù)，所述模制技術(shù)使用模制化合物在模套(未圖示)的幫助下囊封裸片10b、多個導(dǎo)電結(jié)構(gòu)11及金屬箔13a。

參考圖9F，如圖9E中所示的裸片10b、多個導(dǎo)電結(jié)構(gòu)11、封裝本體12及金屬箔13a與載體20分離，且隨后移除導(dǎo)電結(jié)構(gòu)11的第一導(dǎo)電金屬層111及金屬箔13a。換句話說，例如通過機械移除載體20從金屬箔13a及形成于其上的結(jié)構(gòu)移除載體20。在移除載體20之后，例如通過使用蝕刻技術(shù)移除導(dǎo)電結(jié)構(gòu)11的第一導(dǎo)電金屬層111及金屬箔13a。盡管移除了載體20，但封裝本體12可提供足夠的硬度以供在后續(xù)工藝步驟中進行處置。多個電連接元件14(圖9F中未圖示)可形成于多個導(dǎo)電結(jié)構(gòu)11中的每一者的下部表面11b上以形成如圖7中所示的半導(dǎo)體封裝6。電連接元件14可包含(但不限于)焊料凸塊或焊料球。可通過焊料凸塊/球植入而形成電連接元件14。

參看圖9G，例如通過機械移除載體20從金屬箔13a及形成于其上的結(jié)構(gòu)移除如圖9E中所示的載體20，而非從圖9E繼續(xù)進行到圖9F。在移除載體20之后，金屬箔13a的部分可例如通過光刻及蝕刻技術(shù)圖案化，以形成具有小于約100μm的厚度的多個跡線13。舉例來說，厚度小于約100μm，小于約95μm，小于約90μm，小于約85μm， 小于約80μm或小于約75μm。多個跡線13中的每一者可具有錐形配置，所述錐形配置具有至少一個傾斜的側(cè)壁131。多個電連接元件14(圖9G中未圖示)可通過附接焊料球或通過電鍍焊料凸塊而形成，以電連接到多個跡線13，及覆蓋至少一個傾斜的側(cè)壁131以形成如圖8中所示的半導(dǎo)體封裝7。

參看圖9H，例如通過機械移除載體20從金屬箔13a及形成于其上的結(jié)構(gòu)移除如圖9E中所示的載體20，而非從圖9E繼續(xù)進行到圖9F。在移除載體20之后，可例如通過蝕刻選擇性地移除金屬箔13a的部分，以形成電連接到多個導(dǎo)電結(jié)構(gòu)11的多個跡線13。多個跡線13中的每一者可具有錐形配置，所述錐形配置具有至少一個傾斜的側(cè)壁131。可形成多個電連接元件14(圖9H中未圖示)以電連接到多個跡線13及覆蓋至少一個傾斜的側(cè)壁131以形成如圖5中所示的半導(dǎo)體封裝4。電連接元件14可包含(但不限于)焊料凸塊或焊料球?？赏ㄟ^焊料凸塊/球植入形成電連接元件14。多個導(dǎo)電墊(例如，包含層151及152的導(dǎo)電墊15)可形成于多個跡線13與電連接元件14之間以形成如圖6中所示的半導(dǎo)體封裝5。

參看圖10，其說明根據(jù)本發(fā)明的另一實施例的半導(dǎo)體封裝，半導(dǎo)體封裝8包含裸片10b、導(dǎo)電結(jié)構(gòu)11、封裝本體12、多個跡線13、多個電連接元件14、電介質(zhì)層16、隔離層17及焊料層“S”。在圖10中，導(dǎo)電結(jié)構(gòu)11的第一導(dǎo)電金屬層111經(jīng)形成為多個跡線111，且導(dǎo)電結(jié)構(gòu)11的第二導(dǎo)電金屬層112經(jīng)形成為多個導(dǎo)電墊112。

裸片10b可為(但不限于)形成于硅襯底上或中的集成電路(IC)。裸片10b可為(但不限于)倒裝芯片封裝類型半導(dǎo)體芯片。裸片10b可具有在活性表面上的多個接合墊114。

跡線111可包含銅。導(dǎo)電墊112經(jīng)定位于跡線111上。每一導(dǎo)電墊112可具有多層結(jié)構(gòu)，所述多層結(jié)構(gòu)可包含例如銅層、金層、鎳層或適合的金屬或合金的另一或若干層。多個導(dǎo)電墊112經(jīng)由焊料層“S”接合到裸片10b的接合墊114。多個導(dǎo)電跡線111中的每一者具有下部11b。

封裝本體12可包含(但不限于)模制化合物或預(yù)浸復(fù)合纖維(例如，預(yù)浸體)。模制化合物的實例可包含(但不限于)環(huán)氧樹脂，所述環(huán)氧樹脂具有分散于其中的填充劑。預(yù)浸體的實例可包含(但不限于)通過堆疊或?qū)訅簲?shù)個預(yù)浸材料/薄片形成的多層結(jié)構(gòu)。封裝本體12具有下部表面12b。封裝本體12囊封裸片10b、多個導(dǎo)電跡線111及導(dǎo)電墊112，且使多個導(dǎo)電跡線111中的每一者的下部表面11b從封裝本體12的下部表面12b暴露。

電介質(zhì)層16安置于多個導(dǎo)電跡線111及封裝本體12的下部表面12b上。通過電介質(zhì)層16暴露多個導(dǎo)電跡線111的部分。電介質(zhì)層16可包含(但不限于)光可成像電介質(zhì)材料、預(yù)浸復(fù)合纖維(例如，預(yù)浸體)或防焊罩的材料。預(yù)浸體的實例可包含(但不限于) 通過堆疊或?qū)訅簲?shù)個預(yù)浸材料/薄片而形成的多層結(jié)構(gòu)。

多個跡線13形成于電介質(zhì)層16上，且電連接到多個跡線111的暴露部分。多個跡線13中的每一者具有低于或小于約100μm的厚度。舉例來說，厚度小于約100μm，小于約95μm，小于約90μm，小于約85μm，小于約80μm或小于約75μm。多個跡線13中的一些在封裝本體12的下部表面12b或電介質(zhì)層16上水平地延伸以形成重新分布布置(扇出/扇入)。多個跡線13中的一些可具有錐形配置，所述錐形配置具有至少一個傾斜的側(cè)壁(圖10中未圖示)。

隔離層17形成于多個跡線13及電介質(zhì)層16上。通過隔離層17暴露多個跡線13的部分。

電連接元件14形成于多個跡線13的暴露部分上。電連接元件14可包含(但不限于)焊料凸塊或焊料球。

圖11A、圖11B、圖11C、圖11D、圖11E、圖11F、圖11G及圖11H說明根據(jù)本發(fā)明的另一實施例的制造方法。

參看圖11A，提供載體20。對于后續(xù)單側(cè)工藝，金屬箔13a形成于載體20的一側(cè)上。根據(jù)本發(fā)明的另一實施例，對于后續(xù)雙側(cè)工藝，金屬箔13a形成于載體20的兩側(cè)上。金屬箔13a可經(jīng)層壓、濺鍍或電鍍到載體20上。載體20可包含(但不限于)不銹鋼、不脹鋼(INVAR)、Ni、Mo-合金或另一適合的金屬或合金。金屬箔13a可包含(但不限于)銅或另一適合的金屬或合金。載體20的熱膨脹系數(shù)(CTE)實質(zhì)上等于金屬箔13a的CTE，或經(jīng)選擇為相比金屬箔13a的CTE更接近于硅裸片的CTE。

參看圖11B，通過光刻和電鍍技術(shù)使第一經(jīng)圖案化導(dǎo)電金屬層形成于金屬箔13a上以形成多個跡線111。通過光刻和電鍍技術(shù)使第二經(jīng)圖案化導(dǎo)電金屬形成于跡線111上以形成多個導(dǎo)電墊112。導(dǎo)電墊112可具有比對應(yīng)跡線111小的表面積。

參看圖11C，具有多個接合墊114的裸片10b經(jīng)由焊料層“S”接合到多個導(dǎo)電墊112。

參看圖11D，封裝本體12形成于金屬箔13a上以囊封裸片10b、多個跡線111、多個導(dǎo)電墊112及金屬箔13a。用于形成封裝本體12的技術(shù)可為(但不限于)模制技術(shù)，所述模制技術(shù)使用模制化合物在模套(未圖示)的幫助下囊封裸片10b、多個跡線111、多個導(dǎo)電墊112及金屬箔13a。

參看圖11E，如圖11E中所示的裸片10b、多個跡線111、多個導(dǎo)電墊112、封裝本體12及金屬箔13a與載體20分離，且隨后移除金屬箔13a。換句話說，例如通過機械移除載體20從金屬箔13a及形成于其上的結(jié)構(gòu)移除載體20。在移除載體20之后，例如 通過使用蝕刻技術(shù)移除金屬箔13a。盡管移除載體20，但封裝本體12可提供足夠的硬度以供在后續(xù)工藝步驟中進行處置。

參看圖11F，電介質(zhì)層16形成于多個跡線111及封裝本體12上以暴露多個跡線111的部分。電介質(zhì)層16可例如通過將光可成像電介質(zhì)材料涂布或?qū)訅旱蕉鄠€跡線111及封裝本體12及接著由光刻技術(shù)進行圖案化以暴露多個跡線111的部分而形成。晶種層(圖11F中未圖示)可濺鍍于多個跡線111的暴露部分上。

參看圖11G，多個跡線13形成于電介質(zhì)層16上及多個跡線111的暴露部分上。多個跡線13具有小于約100μm的厚度。舉例來說，厚度小于約100μm，小于約95μm，小于約90μm，小于約85μm，小于約80μm或小于約75μm。多個跡線13形成于多個跡線111的暴露部分上的晶種層(圖11G中未圖示)上，且電連接到多個跡線111?？衫缤ㄟ^濺鍍、電鍍及蝕刻技術(shù)形成多個跡線13。

參看圖11H，隔離層17形成于多個跡線13及電介質(zhì)層16上以暴露多個跡線13的部分。隨后，多個電連接元件14(圖11H中未圖示)形成于多個跡線13的暴露部分上以形成如圖10中所示的半導(dǎo)體封裝8。

在圖1到11H中說明的實施例中的每一者中，說明一個裸片10a或10b?；蛘撸鶕?jù)本發(fā)明的半導(dǎo)體封裝可包含兩個或兩個以上裸片。圖12到17中提供實例。在圖12中，導(dǎo)線接合裸片10a經(jīng)定位于倒裝芯片裸片10b之上。在圖13中，導(dǎo)線接合裸片10a_1經(jīng)定位于導(dǎo)線接合裸片10a_2之上。在圖14中，倒裝芯片裸片10b經(jīng)定位于導(dǎo)線接合裸片10b之上。在圖15中，導(dǎo)線接合裸片10a經(jīng)定位于倒裝芯片裸片10b旁邊。在圖16中，導(dǎo)線接合裸片10a_1經(jīng)定位于導(dǎo)線接合裸片10a_2旁邊。在圖17中，倒裝芯片裸片10b_1經(jīng)定位于倒裝芯片裸片10b_2旁邊。其它配置也是可能的，例如三個或三個以上裸片的相對水平及垂直定位的組合。在圖12到17中的每一者中，通過凸塊、球或?qū)Ь€在適用的情況下進行電連接，如上文所描述?？稍趦蓚€或兩個以上裸片之間直接進行(例如圖14及16中所示)及/或在兩個或兩個以上裸片之間間接進行(例如圖12、15及17中所示)電連接。還可以其它方式在裸片與多個導(dǎo)電結(jié)構(gòu)11中的一者之間進行電連接，如圖12到17中所示。

如本文中所使用，術(shù)語“實質(zhì)上”、“實質(zhì)”、“大約”及“約”用以描述及考慮小變化。在結(jié)合事件或情況使用時，術(shù)語可指其中事件或情況正好出現(xiàn)的情形以及其中事件或情況極接近出現(xiàn)的情形。舉例來說，術(shù)語可指小于或等于±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。

另外，有時在本文中按范圍格式呈現(xiàn)量、比率及其它數(shù)值。應(yīng)理解，此類范圍格式是用于便利及簡潔起見，且應(yīng)靈活地理解，不僅包含明確地指定為范圍限制的數(shù)值，而且包含涵蓋于所述范圍內(nèi)的所有個別數(shù)值或子范圍，如同明確地指定每一數(shù)值及子范圍一般。

在一些實施例中，如果兩個表面之間的移位較小，例如不大于1μm、不大于5μm或不大于10μm，那么所述兩個表面可視為共面或大體上共面的。

雖然已參考本發(fā)明的特定實施例描述及說明本發(fā)明，但這些描述及說明并不限制本發(fā)明。所屬領(lǐng)域的技術(shù)人員應(yīng)理解，在不脫離如通過所附權(quán)利要求書界定的本發(fā)明的真實精神和范圍的情況下，可作出各種改變且可取代等效物。所述說明可能未必按比例繪制。歸因于制造工藝和公差，本發(fā)明中的藝術(shù)再現(xiàn)與實際設(shè)備之間可存在區(qū)別?？纱嬖诓⑽刺囟ㄕf明的本發(fā)明的其它實施例。應(yīng)將本說明書和圖式視為說明性的而非限制性的。可作出修改，以使特定情況、材料、物質(zhì)組成、方法或工藝適應(yīng)于本發(fā)明的目標(biāo)、精神和范圍。所有此些修改都打算屬于在此所附權(quán)利要求書的范圍內(nèi)。雖然本文揭示的方法已參考按特定次序執(zhí)行的特定操作加以描述，但應(yīng)理解，可在不脫離本發(fā)明的教示的情況下組合、細分或重新排序這些操作以形成等效方法。因此，除非本文中特別指示，否則操作的次序和分組并非本發(fā)明的限制。