一種非易失性三維半導體存儲器的柵電極及其制備方法
【專利摘要】本發(fā)明公開了一種非易失性三維半導體存儲器的柵電極及其制備方法；柵電極包括n個依次成階梯狀排列的柵電極單元，每個柵電極單元為柱狀結(jié)構(gòu)，由連通電極和包圍在連通電極周圍的絕緣側(cè)壁構(gòu)成；所述連通電極的上表面用于連接柵層，下表面用于連接字線。本發(fā)明適用于在字線等前道工藝完成后制備連接柵層的電極結(jié)構(gòu)。此電極結(jié)構(gòu)呈階梯狀連接不同堆疊層且相對應的柵層，對疊層中非相對應的柵層與柵電極之間通過絕緣層隔離。
【專利說明】一種非易失性三維半導體存儲器的柵電極及其制備方法

【技術(shù)領域】
[0001] 本發(fā)明屬于微電子器件【技術(shù)領域】，更具體地，涉及一種非易失性三維半導體存儲 器的柵電極及其制備方法。

【背景技術(shù)】
[0002] 為了滿足高效及廉價的微電子產(chǎn)業(yè)的發(fā)展，半導體存儲器需要具有更高的集成密 度。高密度對于半導體產(chǎn)品成本的降低至關(guān)重要。對于傳統(tǒng)的二維及平面半導體存儲器， 它們的集成密度主要取決于單個存儲器件所占的單位面積，集成度非常依賴于掩膜工藝的 好壞。但是，即使不斷用昂貴的工藝設備來提高掩膜工藝精度，集成密度的提升依舊是非常 有限的。尤其是隨著摩爾定律的發(fā)展，在22nm工藝節(jié)點以下，平面半導體存儲器面臨各類 尺寸效應，散熱等問題，亟需解決。
[0003] 作為克服這種二維極限的替代，三維半導體存儲器被提出。三維半導體存儲器， 需要具有可以獲得更低制造成本的工藝，并且能夠得到可靠的器件結(jié)構(gòu)。在三維NAND(not and,非并）型存儲器中，BiCS (Bit Cost Scalable)被認為是一種可以減少每一位單位面 積的三維非易失性存儲器技術(shù)。此項技術(shù)通過通孔和拴柱的設計來實現(xiàn)，并且在2007年的 VLSI技術(shù)摘要年會中發(fā)表。在非易失性半導體存儲器中采用BiCS技術(shù)后，不僅使得此存儲 器具有三維結(jié)構(gòu)，并且使得數(shù)據(jù)存儲位的減少與層架的堆疊層數(shù)成正比。但是由于此特殊 的器件結(jié)構(gòu)，現(xiàn)在此結(jié)構(gòu)中仍有許多問題需要解決。
[0004] 其中存在的問題主要體現(xiàn)在如何將存儲單元同驅(qū)動電路相兼容。在BiCS的存儲 器中，盡管存儲單元陣列被設計為三維結(jié)構(gòu)，但是外圍電路的設計仍然保持傳統(tǒng)的二維結(jié) 構(gòu)設計。因此在此三維NAND存儲器中，需連通至字線的柵層通過設計刻蝕成階梯狀臺階， 再制備連接柵層和字線的柵電極結(jié)構(gòu)。而此結(jié)構(gòu)中，字線以及外圍電路必須最后完成且占 用面積較大，形成的結(jié)構(gòu)在同位線和其他外圍電路連接上存在一定問題。
[0005] 為了解決上述問題，一系列專利針對此三維NAND結(jié)構(gòu)進行改進，其中包括垂直柵 結(jié)構(gòu)的提出（VG-NAND)，在此專利中，不同于在BiCS中是沉積垂直平面方向的溝道材料，柵 極材料為垂直平面方向，從而此柵電極可以直接從二維平面引出，與外圍電路進行互聯(lián)，且 避免了需要制備連通的問題。但是此結(jié)構(gòu)中在進行讀寫過程中存儲單元的串擾問題相對嚴 重。


【發(fā)明內(nèi)容】

[0006] 針對現(xiàn)有技術(shù)的缺陷，本發(fā)明的目的在于提供一種非易失性三維半導體存儲器的 柵電極及其制備方法，旨在解決現(xiàn)有技術(shù)中的存儲單元的存在串擾的問題。
[0007] 本發(fā)明提供了一種非易失性三維半導體存儲器的柵電極的制備方法，包括下述步 驟：
[0008] (1)制備第一柵電極單元
[0009] (I. 1)在已經(jīng)制備好字線和位線的襯底（100)上，通過沉積絕緣材料形成厚度為 6nm_100nm的第一層絕緣層（125b);
[0010] (1. 2)在所述第一層絕緣層（125b)上且與所述字線對準的位置，通過刻蝕所述第 一層絕緣層（125b)直至裸露出字線的上表面后形成與所述字線數(shù)目相同的通孔，依次為 第一通孔、第二通孔、……第η通孔；η為字線的數(shù)目，η為正整數(shù)；
[0011] (1.3)在形成有η個通孔的第一層絕緣層（125b)上填充導電材料后形成厚度為 6nm-100nm的第一層柵層（125a);填充有導電材料的第一通孔構(gòu)成了第一柵電極單兀；
[0012] (2)制備第二柵電極單元
[0013] (2. 1)在所述第一層柵層（125a)上沉積絕緣材料形成厚度為6nm-100nm的第二 層絕緣層（124b);
[0014] (2. 2)在所述第二層絕緣層（124b)上且與所述字線對準的位置，通過刻蝕所述第 二層絕緣層（124b)直至裸露出字線的上表面后，依次形成側(cè)壁被絕緣材料包圍的第二通 孔、第三通孔……第η通孔；
[0015] (2. 3)在形成有（η-1)個通孔的第二層絕緣層（124b)上填充導電材料后形成厚度 為6nm-100nm的第二層柵層（124a)，填充有導電材料的第二通孔以及所述第二通孔的絕緣 側(cè)壁構(gòu)成了第二柵電極單元；
[0016] (3)制備非易失性三維半導體存儲器的柵電極
[0017] 重復上述步驟，在形成有（η-i+l)個通孔的第i層絕緣層上填充導電材料后形成 厚度為6nm-100nm的第i層柵層，填充有導電材料的第i通孔以及所述第i通孔的絕緣側(cè) 壁構(gòu)成了第i柵電極單元；
[0018] 所述第一柵電極單元、第二柵電極單元……第i柵電極單元……以及第η柵電極 單元依次成階梯狀，形成了所述非易失性三維半導體存儲器的柵電極；i = 3、4、……η。
[0019] 其中，所述絕緣材料為二氧化硅、氮化硅或氮氧化硅；所述導電材料包括一種或多 種導體或半導體材料，譬如摻雜多晶硅、鎢、銅、鋁、鉭、鈦、鈷、氮化鈦或者它們的合金。
[0020] 本發(fā)明還提供了一種采用上述的制備方法形成的非易失性三維半導體存儲器的 柵電極，其特征在于，包括η個依次成階梯狀排列的柵電極單元，每個柵電極單元為柱狀結(jié) 構(gòu)，由連通電極和包圍在連通電極周圍的絕緣側(cè)壁構(gòu)成；所述連通電極的上表面用于連接 柵層，下表面用于連接字線。
[0021] 本發(fā)明還提供了一種非易失性三維半導體存儲器的柵電極的制備方法，包括下述 步驟：
[0022] (1)制備第一柵電極單元
[0023] (I. 1)在已經(jīng)制備好字線和位線的襯底（100)上，通過沉積絕緣材料形成厚度為 6nm_IOOnm的第一層絕緣層（135b);
[0024] (1. 2)在所述第一層絕緣層（135b)上且與所述字線WLO對準的位置，通過刻蝕所 述第一層絕緣層（135b)直至裸露出字線WLO的上表面后形成第一孔洞（300a);
[0025] (1. 3)在形成有第一孔洞（300a)的第一層絕緣層（135b)上填充導電材料后形成 厚度為6nm-100nm的第一層柵層（135a);填充有導電材料的第一孔洞構(gòu)成了第一柵電極單 元；
[0026] (2)制備第二柵電極單元
[0027] (2. 1)在所述第一層柵層（135a)上沉積絕緣材料形成厚度為6nm-100nm的第二層 絕緣層（134b);
[0028] (2. 2)在所述第二層絕緣層（134b)上且與所述字線WLl對準的位置，通過刻蝕所 述第二層絕緣層（134b)、第一層柵層（135a)以及第一層絕緣層（135b)，直至裸露出字線 WLl的上表面后，形成第二孔洞（301a);
[0029] (2. 3)在形成有第二孔洞（301a)的第二層絕緣層（134b)上填充導電材料后形成 厚度為6nm-100nm的第二層柵層（124a)，填充有導電材料的第二孔洞（301a)以及所述第二 孔洞（301a)的絕緣側(cè)壁構(gòu)成了第二柵電極單元；
[0030] (3)制備非易失性三維半導體存儲器的柵電極
[0031] 重復上述步驟，在形成的第i個通孔側(cè)壁沉積絕緣材料后繼續(xù)填充導電材料后形 成厚度為6nm-100nm的第i層柵層，填充有導電材料的第i孔洞以及所述第i孔洞的絕緣 側(cè)壁構(gòu)成了第i柵電極單元；
[0032] 所述第一柵電極單元、第二柵電極單元……第i柵電極單元……以及第η柵電極 單元依次成階梯狀，形成了所述非易失性三維半導體存儲器的柵電極；i = 3、4、……η。
[0033] 其中，所述絕緣材料為二氧化硅、氮化硅或氮氧化硅；所述導電材料包括一種或多 種導體或半導體材料，譬如摻雜多晶硅、鎢、銅、鋁、鉭、鈦、鈷、氮化鈦或者它們的合金。
[0034] 本發(fā)明還提供了一種采用上述的制備方法形成的非易失性三維半導體存儲器的 柵電極，包括η個依次成階梯狀排列的柵電極單元，每個柵電極單元為柱狀結(jié)構(gòu)，由連通電 極和包圍在連通電極周圍的絕緣側(cè)壁構(gòu)成；所述連通電極的上表面用于連接柵層，下表面 用于連接字線。
[0035] 本發(fā)明還提供了一種非易失性三維半導體存儲器的柵電極的制備方法，包括下述 步驟：
[0036] (1)在襯底（100)上形成位線BL和字線WL0、WL1、WL2、WL3、WL4 ;其中字線圖案可 以通過RIE刻蝕形成平行于襯底的凹槽，沉積相應材料填充滿凹槽，通過CMP拋光表面；
[0037] (2)在已經(jīng)制備好字線和位線的襯底（100)上，通過沉積絕緣材料形成第一層絕 緣層（145b)，與第一條字線WLO對準進行孔洞刻蝕，直至裸露并填充電導材料從而形成初 始的第一柵電極（400b);
[0038] (3)利用薄膜制備方法在第一層絕緣層上沉積第一層犧牲層（145c)和第二層絕 緣層（144b);
[0039] (3. 1)與第二條字線WLl的一端對齊，向下刻蝕孔洞直至裸露出字線WLl的上表 面；沉積導電性能良好的材料直至孔洞填滿，并通過CMP平整填充材料后形成第二柵電極 (401b)；
[0040] (3. 2)依照上述方法依次完成第三個柵電極、第四個柵電極和第五個柵電極的制 備；然后在交替沉積的絕緣層和犧牲層中形成階梯狀的柵電極結(jié)構(gòu)；
[0041] (4)去除掉犧牲層（145c-141c)形成鏤空結(jié)構(gòu)（145d-141d)，部分柵電極 (400b-404b)裸露；并通過加熱氧化處理，將柵電極中的導通電極金屬裸露在外的部分進 行氧化，形成絕緣包裹層（22a_24a);
[0042] (5)通過沉積柵層材料來填充鏤空部分，替換原有的犧牲層（145-141)，形成相應 的柵層（145a-141a)和階梯狀電極（20-24)。
[0043] 其中，所述絕緣材料為二氧化硅、氮化硅或氮氧化硅；所述導電材料包括一種或 多種導體或半導體材料，譬如摻雜多晶硅、鎢、銅、鋁、鉭、鈦、鈷、氮化鈦或者它們的合金。
[0044] 本發(fā)明還提供了一種采用上述的制備方法形成的非易失性三維半導體存儲器的 柵電極，其特征在于，包括η個依次成階梯狀排列的柵電極單元，每個柵電極單元為柱狀結(jié) 構(gòu)，由連通電極和包圍在連通電極周圍的絕緣側(cè)壁構(gòu)成；且此絕緣側(cè)壁通過熱氧化處理形 成，只存在于連通電極和非對應的柵層之間。
[0045] 本發(fā)明還提供了一種非易失性三維半導體存儲器，包括：位線電極、字線電極、選 通晶體管以及多個陣列分布的NAND存儲串；每個NAND存儲串至少包含兩個存儲單元；每 層存儲單元共用同一柵層，并且通過柵電極與字線選通；所述柵電極采用上述的方法來制 備。
[0046] 本發(fā)明采用此連通的柵電極結(jié)構(gòu)；主體上與BiCS結(jié)構(gòu)的三維存儲結(jié)構(gòu)對應，因此 可以較好的避免NAND存儲串擾問題。其次由于柵電極階梯排布方向可以有效的減少三維 NAND的整體面積，從而提高存儲密度。同時，此新型的柵電極結(jié)構(gòu)可以在襯底上預先制備好 二維的外圍電路結(jié)構(gòu)，從而可以有效避免后期的外圍電路制備對存儲單元的影響，大大減 少了工藝流程中引入的損害，提高了存儲器的成品率。

【專利附圖】

【附圖說明】
[0047] 圖1是本發(fā)明實施例提供的非易失性三維半導體存儲器的結(jié)構(gòu)示意圖；
[0048] 圖2(a)是本發(fā)明實施例提供的非易失性三維半導體存儲器的結(jié)構(gòu)剖面圖；
[0049] 圖2(b)是本發(fā)明實施例提供的非易失性三維半導體存儲器的結(jié)構(gòu)俯視圖；
[0050] 圖3是本發(fā)明實施例提供的非易失性三維半導體存儲器的第一種制備方法步驟 一的不意圖；
[0051] 圖4(a)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第一種制備方法 的步驟二中通孔結(jié)構(gòu)示意圖；
[0052] 圖4(b)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第一種制備方法的 步驟二中第一柵層結(jié)構(gòu)示意圖；
[0053] 圖5(a)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第一種制備方法的 步驟二中第二柵層結(jié)構(gòu)示意圖；
[0054] 圖5(b)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第一種制備方法的 步驟二中通孔結(jié)構(gòu)示意圖；
[0055] 圖5(c)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第一種制備方法的 步驟二中側(cè)壁絕緣結(jié)構(gòu)示意圖；
[0056] 圖6是本發(fā)明實施例提供的非易失性三維半導體存儲器的第一種制備方法的步 驟四中多層柵結(jié)構(gòu)完成步驟示意圖；
[0057] 圖7是本發(fā)明實施例提供的非易失性三維半導體存儲器的第一種制備方法的步 驟四中多層柵結(jié)構(gòu)完成步驟示意圖；
[0058] 圖8是本發(fā)明實施例提供的非易失性三維半導體存儲器的第一種制備方法的步 驟四中多層柵結(jié)構(gòu)完成步驟示意圖；
[0059] 圖9是本發(fā)明實施例提供的非易失性三維半導體存儲器的第二種制備方法的工 藝結(jié)構(gòu)示意圖；
[0060] 圖10是本發(fā)明實施例提供的非易失性三維半導體存儲器的第二種制備方法的步 驟一中的字線結(jié)構(gòu)示意圖；
[0061] 圖11(a)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第二種制備方法 的步驟二中絕緣層通孔結(jié)構(gòu)示意圖；
[0062] 圖11(b)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第二種制備方法 的步驟二中絕緣層通孔填充結(jié)構(gòu)示意圖；
[0063] 圖12(a)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第二種制備方法 的步驟三中第二柵層結(jié)構(gòu)示意圖；
[0064] 圖12(b)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第二種制備方法 的步驟三中通孔結(jié)構(gòu)示意圖；
[0065] 圖12(c)是本發(fā)明實施例提供的非易失性三維半導體存儲器的第二種制備方法 的步驟三中通孔填充結(jié)構(gòu)示意圖；
[0066] 圖13是本發(fā)明實施例提供的非易失性三維半導體存儲器的第二種制備方法的第 三層通孔電極結(jié)構(gòu)的示意圖；
[0067] 圖14是本發(fā)明實施例提供的非易失性三維半導體存儲器的第二種制備方法的第 四層通孔電極結(jié)構(gòu)的示意圖；
[0068] 圖15是本發(fā)明實施例提供的非易失性三維半導體存儲器的第三種制備方法的結(jié) 構(gòu)示意圖；
[0069] 圖16是本發(fā)明實施例提供的非易失性三維半導體存儲器的第三種制備方法的步 驟一的字線結(jié)構(gòu)示意圖；
[0070] 圖17是本發(fā)明實施例提供的非易失性三維半導體存儲器的第三種制備方法的步 驟三種的結(jié)構(gòu)示意圖；
[0071] 圖18是本發(fā)明實施例提供的非易失性三維半導體存儲器的第三種制備方法的步 驟四的過程結(jié)構(gòu)示意圖；
[0072] 圖19是本發(fā)明實施例提供的非易失性三維半導體存儲器的第三種制備方法的步 驟四完成結(jié)構(gòu)示意圖；
[0073] 圖中，WL0、WL1、WL2、WL3、WL4 為字線；
[0074] 其中，100為襯底；125&、124&、123 &、122&、121&依次為提供第一種中制備方法 中第一至第五層柵層；12513、12413、12313、12213、12113依次為第一種制備方法中第一至第五 層絕緣層；4a為和4b分別為第一種制備方法中的柵電極柱和絕緣側(cè)壁結(jié)構(gòu)；135a、134a、 133a、132a、131a依次為提供第二種中制備方法中第一至第五層柵層；135b、134b、133b、 132b、131b依次為第二種制備方法中第一至第五層絕緣層；10、11 (b，c)、12 (b，c)、13 (b， c)、14(b，c)依次為提供的第二種制備方法中的柵電極結(jié)構(gòu)；145a、144a、143a、142a、141a 依次為提供第三種中制備方法中第一至第五層柵層；14513、14413、14313、14213、14113依次為 第三種制備方法中第一至第五層絕緣層；20、21、22、23、24依次為提供的第三種制備方法 中柵電極；其中24b為第五個柵電極中包含的連接電極柱，24a為第五個柵電極包含的絕緣 側(cè)壁結(jié)構(gòu)。

【具體實施方式】
[0075] 為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對 本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并 不用于限定本發(fā)明。
[0076] 本發(fā)明提出了一種可用于三維存儲器中的新型柵電極結(jié)構(gòu)，可以較好的實現(xiàn)柵層 和外圍選通電路的互連和兼容，同時避免外圍電路制備對于存儲單元污染以及存儲單元的 串擾。
[0077] 本發(fā)明實施例提供了一種應用于三維NADN存儲器中新型的字線連接選通結(jié)構(gòu)設 計和工藝制備。此連結(jié)選通結(jié)構(gòu)可以將三維NAND存儲器中的三維存儲串同二維的外圍的 控制電路相連接。在此連接過程中可以預先制備二維的外圍控制電路，防止外圍電路的制 備對于存儲單元制備的工藝污染，同時可以簡化互聯(lián)結(jié)構(gòu)設計。三維NAND存儲器包括主體 的NAND存儲串、外圍控制電路（字線、位線等）以及各類連接選通結(jié)構(gòu)。其中一種選通為字 線選通，此選通是通過水平方向的柵層來選通三維存儲結(jié)構(gòu)中每一存儲串中的確定存儲單 元。而上文提到的一種新型結(jié)構(gòu)和制備方法的字線連通結(jié)構(gòu)可以描述為一種柵電極結(jié)構(gòu)， 可以將控制選通的柵層與二維的字線相連接。從而可以方便三維的存儲單元與二維的外圍 電路互聯(lián)。此柵電極為圓柱狀（或者方形柱狀）的階梯結(jié)構(gòu)，從低至高沿y方向排列（如 圖1中y方向），內(nèi)藏于多層堆疊的柵層和絕緣層中。每一個柵電極具有上、下表面。其中 柵電極的上表面與相對應柵層連接，下表面與對應的字線連接。柵電極由可導通的連接電 極和包裹連接電極的絕緣側(cè)壁結(jié)構(gòu)組成。此絕緣側(cè)壁從而可以使得柵電極與非對應的柵層 絕緣。根據(jù)本發(fā)明的一個實施例，階梯狀柵電極可以為圓柱形或者方形柱狀結(jié)構(gòu)。
[0078] 此新型柵電極的制備方法主要分為三種：（1)第一種為逐步向下刻蝕填充法。此 方法主要為在每一次沉積完絕緣層后即向下刻蝕，直至裸露出上次沉積好的柵電極表面。 并且每次向下刻蝕和填充孔洞的數(shù)目一次減少，且第一次向下刻蝕和填充孔洞數(shù)目與字線 數(shù)目（或者柵層數(shù)）對應為N。即第一次為N個，第二次為N-I個，依次類推直至最后連接 最后一層柵電極時刻蝕并填充一個孔洞，即可完成階梯狀的柵電極結(jié)構(gòu)。且在每次填充過 程中需要先在側(cè)壁填充絕材料再填充可以導通的柵電極材料。此方法適用于柵層為金屬材 料，與絕緣層刻蝕各向異性差別較大的實施例中。（2)第二種為深孔刻蝕填充法。此方法主 要適用于柵層與絕緣層的刻蝕各項異性差別不大的實施例中，例如柵層為多晶硅材料。此 方法可以描述為每次在沉積完絕緣層后只需刻蝕和填充一個孔洞。每次刻蝕和填充的深 度不同。即第一個孔洞只需刻蝕一層絕緣層后填充導電的柵電極材料。而最后一個（第N 個，N為字線或者柵層數(shù)目）孔洞刻蝕需要刻蝕2N-1層的厚度。并且在每次深孔刻蝕完后 需要先在孔洞的側(cè)壁填充絕緣層，再填充沉積導通的柵電極材料。（3)第三種方法為犧牲層 制備法。此方法適用于在主體結(jié)構(gòu)中利用犧牲層來進行的制備。此方法可以描述為，在主 體結(jié)構(gòu)中，柵層首先被犧牲層替代來進行與絕緣層的交替沉積。由于犧牲層與絕緣層之間 刻蝕特性類似，可以較為方便的進行深孔刻蝕。依據(jù)第二種方法，可以在犧牲層與絕緣層的 交替結(jié)構(gòu)中制備出階梯狀的柵電極結(jié)構(gòu)。并且在此結(jié)構(gòu)中不需要進行絕緣層的沉積，即柵 電極側(cè)表面無絕緣層。去掉犧牲層，將柵電極的側(cè)表面進行熱處理氧化形成絕緣層。最后 注入柵層材料。
[0079] 采用此連通的柵電極結(jié)構(gòu)設計。主體上與BiCS結(jié)構(gòu)的三維存儲結(jié)構(gòu)對應，因此 可以較好的避免NAND存儲串擾問題。其次由于柵電極階梯排布方向可以有效的減少三維 NAND的整體面積，從而提高存儲密度。同時，此新型的柵電極結(jié)構(gòu)可以在襯底上預先制備好 二維的外圍電路結(jié)構(gòu)，從而可以有效避免后期的外圍電路制備對存儲單元的影響，大大減 少了工藝流程中引入的損害，提高了存儲器的成品率。
[0080] 為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對 本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅用以解釋本發(fā)明，并不 用于限定本發(fā)明。本發(fā)明提供了一種可應用于三維NAND的柵極電極結(jié)構(gòu)和工藝制備流程。 此柵電極結(jié)構(gòu)能夠預先進行位線和字線的制備，方便存儲單元和外圍電路的互連，并且可 以有效減少存儲單元外圍面積和存儲單元的串擾。
[0081] 本發(fā)明實施例提供的第一種制備方法具體步驟如下所示：
[0082] 如圖1，圖2(a)，圖2(b)所示，此柵電極為圓柱狀（或者方形柱狀）的階梯結(jié)構(gòu)， 從低至高沿y方向排列，內(nèi)藏于多層堆疊的柵層和絕緣層中。每一個柵電極具有上下表面。 其中柵電極的上表面與相對應柵層連接，下表面與對應的字線連接。柵電極側(cè)面沉積覆蓋 有絕緣層為絕緣側(cè)壁結(jié)構(gòu)，從而可以與非對應的柵層絕緣。其主要的工藝步驟為逐步向下 刻蝕填充法。此方法主要為在每一次沉積完絕緣層后即向下刻蝕，直至裸露出上次沉積好 的柵電極表面。并且每次向下刻蝕和填充孔洞的數(shù)目依次減少，且第一次向下刻蝕和填充 孔洞數(shù)目與字線數(shù)目（或者柵層數(shù)）對應為N。即第一次向下刻蝕的孔洞為N個，第二次為 N-I個，依次類推直至最后連接最后一層柵電極時刻蝕一個孔洞，即可完成階梯狀的柵電極 結(jié)構(gòu)。且在每次刻蝕完成后需要先在側(cè)壁填充絕材料la-4a再填充可以導通的柵電極材料 0b-4b〇
[0083] 在此實施方式中柵電極的結(jié)構(gòu)可以通過詳細的工藝制備流程來進行描述；現(xiàn)結(jié)合 圖3-圖8詳述其制備方法的步驟如下：
[0084] 第一步：如圖3所示，在襯底100上形成位線BL和字線WLO、WL1、WL2、WL3、WL4。 字線圖案可以通過RIE刻蝕形成平行于襯底的凹槽，沉積填充凹槽。通過CMP拋光表面。最 后形成條狀的字線WL0、WL1、WL2、WL3、WL4。其中字線寬度為30nm-110nm。
[0085] 第二步：在已經(jīng)制備好字線WL和位線BL的襯底上沉積形成第一層絕緣層125b。 與襯底100內(nèi)所有字線的其中一端對準，采用濕法刻蝕或者干法刻蝕的方法向下刻蝕絕緣 層直至裸露出字線的上表面，如圖4(a)所示，最終形成與字線數(shù)目相同的通孔結(jié)構(gòu)200a、 201a、202a、203a、204a。沉積材料形成第一層柵電極柱結(jié)構(gòu) 200b、201b、202b、203b、204b。 填充并在絕緣層上覆蓋一定厚度，通過CMP平整填充材料的表面，形成第一層柵層125a，如 圖4(b)所示。通孔結(jié)構(gòu)200a、201a、202a、203a、204a的截面可以為方形或者圓柱形，若為 方形，其邊長為20nm-100nm，若為圓柱形，其直徑為20nm-100nm
[0086] 第三步：如圖5(a)中所示，采用同樣的方法第二次沉積與第一層絕緣層厚度相同 的第二層絕緣層124b。完成絕緣層沉積后，除第一個柵極電極上方不再刻蝕外，其余字線 上方需對準后從上往下進行刻蝕，直至裸露出第一層柵極電極的上表面，形成4個通孔結(jié) 構(gòu)210a、211a、212a、213a，如圖5(b)所示。在孔洞側(cè)墻處沉積少量絕緣材料形成絕緣側(cè)壁 21〇 C、211c、212C、213c，。此絕緣側(cè)壁在隔離電極與非對應的柵極控制層接觸的同時保證不 會將第一層電極上表面完全覆蓋，如圖5(c)所示。沉積完側(cè)壁的絕緣材料后，繼續(xù)在通孔 中沉積填充被絕緣材料四周包裹的電極材料。填充滿孔洞后繼續(xù)沉積一段時間直至覆蓋住 絕緣層124b，通過CMP手段平整覆蓋的填充材料，形成第二層柵層124a，且與第一層柵層 125a的厚度一樣。其中通孔結(jié)構(gòu)21(^、211&、2123、2133與通孔結(jié)構(gòu)20(^、2013、2023、2033、 204a保持一致。其中通孔中側(cè)壁絕緣層的厚度為5nm-10nm。
[0087] 第四步：依照上述的第二層柵電極的制備方式依次完成剩余的柵電極的制 備，具體的制備過程如圖6、圖7、圖8所示。最終形成階梯狀垂直襯底的柵極電極 0, I (b，c)，2 (b，c)，3 (b，c)，4 (b，c)。其中柵電極有兩端，柵電極的第一端與字線WL接觸對 齊，柵電極的第二端與相應的柵層接觸。從而通過柵極電極來實現(xiàn)存儲單元和外圍選通電 路的連通。
[0088] 在上述的步驟一中，沉積的方法可以采用任何適合的沉積手段，譬如濺射、CVD、 MBE等。其沉積材料為導電性較強的材料例如摻雜多晶硅、鎢、銅、鋁、鉭、鈦、鈷、氮化鈦或者 它們的合金。
[0089] 在上述的步驟二中，沉積的方法可以采用濺射、CVD、MBE等。沉積形成第一層柵電 極柱的材料為導電性較強的材料例如摻雜多晶硅、鎢、銅、鋁、鉭、鈦、鈷、氮化鈦或者它們的 合金。
[0090] 在上述的步驟三中，沉積的方法可以采用濺射、CVD、MBE等。柵電極側(cè)壁的絕緣材 料0a_4a為二氧化硅、氮化硅、氮氧化硅，或者其它。在上述的各步驟中，堆疊沉積的絕緣層 120b和柵層120a的厚度一致為6納米至100納米。
[0091]

【權(quán)利要求】
1. 一種非易失性三維半導體存儲器的柵電極的制備方法，其特征在于，包括下述步 驟： (1) 制備第一柵電極單元 (1.1) 在已經(jīng)制備好字線和位線的襯底（100)上，通過沉積絕緣材料形成厚度為 6nm-IOOnm的第一層絕緣層（125b); (1.2) 在所述第一層絕緣層（125b)上且與所述字線對準的位置，通過刻蝕所述第一層 絕緣層（125b)直至裸露出字線的上表面后形成與所述字線數(shù)目相同的通孔，依次為第一 通孔、第二通孔、……第η通孔；η為字線的數(shù)目，η為正整數(shù)； (1.3) 在形成有η個通孔的第一層絕緣層（125b)上填充導電材料后形成厚度為 6nm-100nm的第一層柵層（125a);填充有導電材料的第一通孔構(gòu)成了第一柵電極單兀； (2) 制備第二柵電極單元 (2. 1)在所述第一層柵層（125a)上沉積絕緣材料形成厚度為6nm-100nm的第二層絕緣 層（124b); (2.2) 在所述第二層絕緣層（124b)上且與所述字線對準的位置，通過刻蝕所述第二層 絕緣層（124b)直至裸露出字線的上表面后，依次形成側(cè)壁被絕緣材料包圍的第二通孔、第 三通孔……第η通孔； (2.3) 在形成有（η-1)個通孔的第二層絕緣層（124b)上填充導電材料后形成厚度為 6nm-100nm的第二層柵層（124a)，填充有導電材料的第二通孔以及所述第二通孔的絕緣側(cè) 壁構(gòu)成了第二柵電極單元； (3) 制備非易失性三維半導體存儲器的柵電極 重復上述步驟，在形成有（η-i+l)個通孔的第i層絕緣層上填充導電材料后形成厚度 為6nm-100nm的第i層柵層，填充有導電材料的第i通孔以及所述第i通孔的絕緣側(cè)壁構(gòu) 成了第i柵電極單元； 所述第一柵電極單元、第二柵電極單元……第i柵電極單元……以及第η柵電極單元 依次成階梯狀，形成了所述非易失性三維半導體存儲器的柵電極；i = 3、4、……η。
2. 如權(quán)利要求1所述的制備方法，其特征在于，所述絕緣材料為二氧化硅、氮化硅或氮 氧化硅； 所述導電材料包括一種或多種導體或半導體材料，譬如摻雜多晶硅、鎢、銅、鋁、鉭、鈦、 鈷、氮化鈦或者它們的合金。
3. -種采用權(quán)利要求1或2所述的制備方法形成的非易失性三維半導體存儲器的柵電 極，其特征在于，包括η個依次成階梯狀排列的柵電極單元，每個柵電極單元為柱狀結(jié)構(gòu)， 由連通電極和包圍在連通電極周圍的絕緣側(cè)壁構(gòu)成；所述連通電極的上表面用于連接柵 層，下表面用于連接字線。
4. 一種非易失性三維半導體存儲器的柵電極的制備方法，其特征在于，包括下述步 驟： (1)制備第一柵電極單元 (1.1) 在已經(jīng)制備好字線和位線的襯底（100)上，通過沉積絕緣材料形成厚度為 6nm_IOOnm的第一層絕緣層（135b); (1.2) 在所述第一層絕緣層（135b)上且與所述字線WLO對準的位置，通過刻蝕所述第 一層絕緣層（135b)直至裸露出字線WLO的上表面后形成第一孔洞（300a); (1.3)在形成有第一孔洞（300a)的第一層絕緣層（135b)上填充導電材料后形成厚度 為6nm-100nm的第一層柵層（135a);填充有導電材料的第一孔洞構(gòu)成了第一柵電極單兀； (2) 制備第二柵電極單元 (2. 1)在所述第一層柵層（135a)上沉積絕緣材料形成厚度為6nm-100nm的第二層絕緣 層（134b); (2.2) 在所述第二層絕緣層（134b)上且與所述字線WLl對準的位置，通過刻蝕所述第 二層絕緣層（134b)、第一層柵層（135a)以及第一層絕緣層（135b)，直至裸露出字線WLl的 上表面后，形成第二孔洞（301a); (2.3) 在形成有第二孔洞（301a)的第二層絕緣層（134b)上填充導電材料后形成厚度 為6nm-100nm的第二層柵層（124a)，填充有導電材料的第二孔洞（301a)以及所述第二孔洞 (301a)的絕緣側(cè)壁構(gòu)成了第二柵電極單元； (3) 制備非易失性三維半導體存儲器的柵電極 重復上述步驟，在形成的第i個通孔側(cè)壁沉積絕緣材料后繼續(xù)填充導電材料后形成厚 度為6nm-100nm的第i層柵層，填充有導電材料的第i孔洞以及所述第i孔洞的絕緣側(cè)壁 構(gòu)成了第i柵電極單元； 所述第一柵電極單元、第二柵電極單元……第i柵電極單元……以及第η柵電極單元 依次成階梯狀，形成了所述非易失性三維半導體存儲器的柵電極；i = 3、4、……η。
5. 如權(quán)利要求4所述的制備方法，其特征在于，所述絕緣材料為二氧化硅、氮化硅或氮 氧化硅； 所述導電材料包括一種或多種導體或半導體材料，譬如摻雜多晶硅、鎢、銅、鋁、鉭、鈦、 鈷、氮化鈦或者它們的合金。
6. -種采用權(quán)利要求4或5所述的制備方法形成的非易失性三維半導體存儲器的柵電 極，其特征在于，包括η個依次成階梯狀排列的柵電極單元，每個柵電極單元為柱狀結(jié)構(gòu)， 由連通電極和包圍在連通電極周圍的絕緣側(cè)壁構(gòu)成；所述連通電極的上表面用于連接柵 層，下表面用于連接字線。
7. -種非易失性三維半導體存儲器的柵電極的制備方法，其特征在于，包括下述步 驟： (1) 在襯底（100)上形成位線BL和字線孔0、11^1、11^2、11^3、11^4;其中字線圖案可以通 過RIE刻蝕形成平行于襯底的凹槽，沉積相應材料填充滿凹槽，通過CMP拋光表面； (2) 在已經(jīng)制備好字線和位線的襯底（100)上，通過沉積絕緣材料形成第一層絕緣層 (145b)，與第一條字線WLO對準進行孔洞刻蝕，直至裸露并填充電導材料從而形成初始的 第一柵電極（400b); (3) 利用薄膜制備方法在第一層絕緣層上沉積第一層犧牲層（145c)和第二層絕緣層 (144b)； (3. 1)與第二條字線WLl的一端對齊，向下刻蝕孔洞直至裸露出字線WLl的上表面； 沉積導電性能良好的材料直至孔洞填滿，并通過CMP平整填充材料后形成第二柵電極 (401b)； (3. 2)依照上述方法依次完成第三個柵電極、第四個柵電極和第五個柵電極的制備； 然后在交替沉積的絕緣層和犧牲層中形成階梯狀的柵電極結(jié)構(gòu)； (4) 去除掉犧牲層（145c-141c)形成鏤空結(jié)構(gòu)（145d-141d)，部分柵電極（400b-404b) 裸露；并通過加熱氧化處理，將柵電極中的導通電極金屬裸露在外的部分進行氧化，形成絕 緣包裹層（22a_24a); (5) 通過沉積柵層材料來填充鏤空部分，替換原有的犧牲層（145-141)，形成相應的柵 層（145a-141a)和階梯狀電極（20-24)。
8. 如權(quán)利要求7所述的制備方法，其特征在于，所述絕緣材料為二氧化硅、氮化硅或氮 氧化硅； 所述導電材料包括一種或多種導體或半導體材料，譬如摻雜多晶硅、鎢、銅、鋁、鉭、鈦、 鈷、氮化鈦或者它們的合金。
9. 一種采用權(quán)利要求7或8所述的制備方法形成的非易失性三維半導體存儲器的柵電 極，其特征在于，包括η個依次成階梯狀排列的柵電極單元，每個柵電極單元為柱狀結(jié)構(gòu)， 由連通電極和包圍在連通電極周圍的絕緣側(cè)壁構(gòu)成；且此絕緣側(cè)壁通過熱氧化處理形成， 只存在于連通電極和非對應的柵層之間。
10. -種非易失性三維半導體存儲器，其特征在于，包括：位線電極、字線電極、選通晶 體管以及多個陣列分布的NAND存儲串； 每個NAND存儲串至少包含兩個存儲單元；每層存儲單元共用同一柵層，并且通過柵電 極與字線選通； 所述柵電極采用權(quán)利要求1-9中所述的方法來制備。
【文檔編號】H01L27/115GK104319276SQ201410472285
【公開日】2015年1月28日 申請日期:2014年9月16日 優(yōu)先權(quán)日:2014年9月16日
【發(fā)明者】繆向水, 楊哲, 童浩 申請人:華中科技大學