一種自補償背封半導體襯底的制備方法
【專利摘要】本發(fā)明公開了一種自補償背封半導體襯底的制備方法，包括在重摻雜襯底上生長反型輕摻雜外延層的工藝方法。本發(fā)明通過采用在襯底加工階段，外延生長前制作自補償背封層的手段，提供一種在重摻雜襯底上批量生長具有相反導電類型的輕摻雜外延的方法，以解決背面自摻雜效應和邊緣效應引起輕摻雜外延氣氛反型，從而導致片內邊緣或整片生長成同型外延的問題。采用本發(fā)明的自補償背封工藝，即使是用常壓外延爐滿爐生長，仍能保證外延參數(shù)滿足產品要求。
【專利說明】
【技術領域】
[0001] 本發(fā)明涉及半導體微電子【技術領域】，具體地說，本發(fā)明涉及硅基半導體器件和集 成電路的制造方法。 一種自補償背封半導體襯底的制備方法

【背景技術】
[0002] 隨著硅基半導體技術的發(fā)展，具有特定功能的分立器件、集成電路芯片和M0S器 件等半導體器件的種類越來越多。各類器件對襯底及外延層的厚度和濃度的要求越來越 高。例如一些特殊器件需要在重摻雜襯底例如電阻率小于0. 01 Ω · cm的P型或N型襯底 上加工輕摻雜反型外延層。眾所周知，在重摻雜襯底上生長電阻率高而且均勻性好的相同 導電類型外延層是有一定難度的，若生長相反導電類型的外延層，其難度則更高。此時若使 用常規(guī)的常壓外延制作方法，外延生長時的高溫會使重摻雜襯底中的活潑雜質離子，如硼、 磷，從該襯底的下表面和側壁逃逸到輕摻雜的外延生長氣氛中，逃逸出的雜質離子可造成 局部甚至整體外延生長氣氛異常反型，也勢必造成所生長的外延層質量失控，最終造成器 件的成品率和性能的下降。例如，圖1示出現(xiàn)有技術下在重摻雜P型襯底上進行銻注入埋 層后，使用常壓外延工藝生長輕摻雜N型外延層的SRP測試曲線，受自摻雜效應影響，輕摻 雜N型外延層已完全反型成為P型。
[0003] 在使用常壓外延來生長輕摻雜外延層的情況下，如果既未對重摻雜襯底片做任何 處理，又未使用特殊外延工藝，即使單片加工，上述自摻雜效應和襯底的邊緣效應將會導致 外延氣氛失控并進而導致所生長的外延層質量失控。生長輕摻雜反型外延時甚至會出現(xiàn)外 延氣氛被襯底析出的雜質反型，導致襯底邊緣或整個襯底生長成同型外延的情況。
[0004] 本領域技術人員通常只能采用不活潑雜質類型的襯底或采用復雜的外延生長方 法來解決上述問題。不活潑雜質類型的襯底，N型可以選擇銻襯底（Sb-Sub)，但其電阻率一 般很難做到小于0. 01 Ω ·_，無法滿足部分器件對襯底電阻率的要求。P型雜質則幾乎沒有 可選擇的余地，只能使用硼（B)。由于硼（B)屬于活潑的雜質類型，當使用硼襯底（B-Sub) 時，上述自摻雜現(xiàn)象將極難控制。
[0005] 已知一些復雜的外延方法，包括如預通工藝和包硅吸雜工藝等的方法來解決上述 技術問題。下面以在P型重摻雜襯底上生長N型輕摻雜外延層為例，具體描述現(xiàn)有的外延 生長方法。
[0006] 在外延反應器腔室溫度達到1000?1150°C時，通入流量為10?30L/min的HC1 氣體，對腔室和基座進行氣體腐蝕，以降低氣體腐蝕雜質在外延反應器內的濃度。排除該氣 體腐蝕反應氣體后，在反應腔室和基座上淀積1?10 μ m的本征硅層。該本征硅層將用于 吸收在隨后外延生長過程中從襯底析出的高濃度雜質離子。隨后通過在P型重摻雜襯底的 表面和邊緣生長第一外延薄層，該第一外延薄層為本征的或為與N型的外延層一致的高濃 度外延層，對襯底表面和邊緣進行包封。控制該第一薄層的生長溫度為1100?1150°C、生 長速率為0. 5?2 μ m/min，以期達到理想的包封效果。隨后可在得到的第一外延薄層上生 長N型的第二外延層得到輕摻雜反型外延層，完成外延層的制作。上述工藝方法因為包括 了對反應腔室的腐蝕和淀積本征硅層以及生長第一外延薄層而非常復雜，且可能在得到的 結構中引入"Spike"亮點缺陷，影響外延質量，很難實現(xiàn)批量連續(xù)生長。
[0007] 因為上述原因，本領域技術人員普遍放棄使用常壓外延生長方法，而采用單片減 壓氣相外延爐進行生長。在減壓外延生長中，為了使反應室內成為低壓環(huán)境，采用利用油擴 散泵的真空泵抽取反應室內的氣體，且減壓外延爐一次只能加工一片，因而這種方法存在 設備成本高、效率低和工藝參數(shù)難于控制的問題。
[0008] 因此，需要一種制備工藝簡單、可量產、低成本的獲得高質量外延層的方法。


【發(fā)明內容】

[0009] 本發(fā)明的目的是提供一種在重摻雜襯底上批量生長具有相反導電類型的輕摻雜 外延層的方法，以解決襯底背面自摻雜效應和邊緣效應引起輕摻雜外延氣氛反型，從而導 致片內邊緣或整片襯底生長成同型外延層的問題。
[0010] 為解決上述技術問題，本發(fā)明采用下述技術方案：
[0011] 在襯底加工階段，在襯底上外延生長外延層前在基片表面制作自補償背封層。
[0012] 優(yōu)選地，使用擴散爐熱氧化的工藝方法在具有第一導電類型的重摻雜半導體基片 表面，包括正面、背面、側壁生長均勻厚度的氧化物。本領域技術人員可根據(jù)具體需要，選擇 對基片進行初始氧化得到氧化物的方法或利用在重摻雜基片上加工埋層區(qū)后退火時生成 的氧化物層，該氧化物層將作為制作補償層時的掩蔽層。
[0013] 優(yōu)選地，所述氧化物層的厚度范圍應為4000人?2μηι。
[0014] 優(yōu)選地，使用光刻膠掩蔽正面對覆蓋有氧化物層的半導體基片進行濕刻蝕，得到 基片上表面覆蓋有氧化物的基片結構。
[0015] 優(yōu)選地，使用配比HF酸或Β0Ε腐蝕液濕法去除位于基片下表面和側壁的氧化層。
[0016] 優(yōu)選地，在腐蝕步驟后對光刻膠掩蔽層進行剝離。
[0017] 優(yōu)選地，以位于基片上表面的氧化物層作為掩膜，使用擴散爐對重摻雜基片的側 壁和下表面進行第二導電類型摻雜。
[0018] 優(yōu)選地，使用擴散爐對第二導電類型雜質在900?1100°C進行退火，以形成補償 層，同時在側壁和背面生長一定厚度的氧化物層。
[0019] 優(yōu)選地，該補償層摻雜濃度應略高于重摻雜基片的摻雜濃度，以保證外延過程中 少量析出的第二導電類型雜質濃度高于第一導電類型雜質濃度。優(yōu)選地，半導體基片為電 阻率為0. 004-0. 006 Ω · cm的P型重摻雜的硅基片，其摻雜濃度約為2 X 1019cm_3,所選N型 補償層濃度應大于2X 1019cnT3。
[0020] 優(yōu)選地，所述氧化物層被用作氧化物掩蔽層，其厚度范圍優(yōu)選為6000Λ?2μηι。
[0021] 優(yōu)選地，使用低壓化學氣相淀積LPCVD工藝在氧化物掩蔽層表面，包括上表面、下 表面和側壁生長均勻厚度的本征多晶娃掩蔽層。
[0022] 優(yōu)選地，所述本征多晶硅掩蔽層的厚度范圍為4000Α?2μπι。
[0023] 優(yōu)選地，使用等離子干法刻蝕工藝去除所述本征多晶硅層。
[0024] 優(yōu)選地，使用配比HF酸或Β0Ε腐蝕液濕法去除位于上表面的氧化物層。
[0025] 至此，所述自補償背封層制作完畢。該自補償背封層包括位于重摻雜基片邊緣側 壁和下表面保留下的氧化物掩蔽層和本征多晶硅掩蔽層。所述自補償背封層進一步包括位 于重摻雜基片邊緣和下表面的具有第二導電類型的自補償層。
[0026] 優(yōu)選地，使用常壓外延爐在襯底的上表面上生長第二導電類型的輕摻雜外延層。
[0027] 可選地，使用減壓外延爐在襯底的上表面上生長第二導電類型的輕摻雜外延層。
[0028] 優(yōu)選地，所述第一導電類型是N型，第二導電類型是P型；或者所述第一導電類型 是P型，第二導電類型是N型。
[0029] 優(yōu)選地，所述半導體基片是硅基片，所述氧化物是氧化硅。
[0030] 本發(fā)明的另一技術方案提供一種具有自補償背封層的半導體襯底，包括：
[0031] 具有第一摻雜濃度的第一導電類型的半導體基片；
[0032] 位于所述基片的下表面和側壁上具有第二摻雜濃度的第二導電類型的補償層，第 二導電類型不同于第一導電類型；
[0033] 位于所述補償層外覆蓋所述基片下表面和至少部分側壁的氧化物層；
[0034] 位于所述氧化物層外的本征多晶硅層。
[0035] 優(yōu)選地，所述第二摻雜濃度大于所述第一摻雜濃度。
[0036] 優(yōu)選地，第一摻雜濃度約為2X 1019cnT3,第二摻雜濃度大于2X 1019cnT3。
[0037] 優(yōu)選地，所述基片中包括第一導電類型或第二導電類型的埋層區(qū)。
[0038] 優(yōu)選地，所述氧化物層的厚度為6000A?2μιη。
[0039] 優(yōu)選地，所述本征多晶硅層的厚度為4000Α?2μη^
[0040] 優(yōu)選地，所述半導體基片是硅基片，所述氧化物是氧化硅。
[0041] 優(yōu)選地，所述第一導電類型是Ν型，第二導電類型是Ρ型；或者所述第一導電類型 是Ρ型，第二導電類型是Ν型。
[0042] 本發(fā)明公開了一種制作簡單、可量產、低成本、高效率的自補償背封工藝。采用該 工藝方法制作的自補償背封層襯底，即使是用常壓外延爐滿爐生長，仍可保證外延參數(shù)滿 足產品要求。
[0043] 本發(fā)明的有益效果如下：
[0044] 使用本發(fā)明的自補償背封層工藝，為選用重摻雜襯底制作特殊功能要求的半導體 器件提供了可能性，并可顯著提高重摻雜襯底生長反型輕摻雜外延層的質量和效率。
[0045] 經(jīng)過驗證，采用本發(fā)明的自補償背封層工藝，重摻雜襯底的電阻率和在該重 摻雜襯底上得到的反型輕摻雜外延層的電阻率可相差3-5個數(shù)量級。以襯底選用 0. 004-0. 006 Ω · cm的重摻雜Ρ型襯底，在其上進行銻注入形成Ν型埋層區(qū)為例，若采用現(xiàn) 有技術的常壓外延工藝單片制作厚度設計要求為7. 5 μ m、電阻率設計要求為5. 5 Ω · cm的 輕摻雜N型外延層，由于自摻雜效應影響，加工完成時，正面的N型完全反型成了 P型，如 圖1。相反，采用了根據(jù)本發(fā)明自補償背封工藝的方法步驟，當在同樣的襯底上生長濃度為 2X1019cm_ 3的N型補償層時，滿爐加工，N型電阻率仍可較容易的控制在5. 5±0. 5Ω .cm范 圍內，自摻雜效應得到有效抑制，外延電阻率均勻、一致，如圖2?？梢?，根據(jù)本發(fā)明的自補償 背封層對于抑制重摻雜基片自摻雜效應來說，效果非常明顯。

【專利附圖】

【附圖說明】
[0046] 圖1示出現(xiàn)有技術下輕摻雜外延層被反型的襯底結構的SRP測試曲線。
[0047] 圖2示出根據(jù)本發(fā)明得到的重摻雜P型襯底上輕摻雜N型外延層的襯底結構SRP 測試曲線。
[0048] 圖3?圖13示出根據(jù)本發(fā)明優(yōu)選實施例的方法步驟流程圖。
[0049] 以上各附圖中標記說明如下：
[0050] 1 :本征多晶硅掩蔽層
[0051] 2:氧化硅掩蔽層
[0052] 3 :重摻雜基片
[0053] 4:補償層/自補償層
[0054] 5 :埋層區(qū)
[0055] 6 :反型輕摻雜外延層
[0056] 7 :氧化硅層
[0057] 8 :光刻膠層

【具體實施方式】
[0058] 為了更清楚地說明本發(fā)明，下面結合優(yōu)選實施例和附圖對本發(fā)明做進一步的說 明。附圖中相似的部件以相同的附圖標記進行表示。本領域技術人員應當理解，下面所具 體描述的內容是說明性的而非限制性的，不應以此限制本發(fā)明的保護范圍。
[0059] 圖3?13示出了一種根據(jù)本發(fā)明優(yōu)選實施例的在基片加工階段形成自補償背封 襯底并生長外延層的方法步驟流程圖。
[0060] 提供具有第一導電類型的電阻率小于0. 01 Ω · cm的重摻雜娃基片3,如圖3 所示。本實施例中第一導電類型為P型，雜質為硼（B)，該P型摻雜基片的電阻率為 0· 004-0. 006 Ω · cm，其摻雜濃度約為 2 X 1019cnT3。
[0061] 作為一個優(yōu)選實施例，可以使用擴散爐熱氧化的方法在重摻雜基片3上生長厚度 例如為1 μ m的致密氧化硅層，該氧化硅層包圍整個基片并具有均勻的厚度。
[0062] 作為一個優(yōu)選實施例，當需要在硅基片中制備第二導電類型即N型的埋層區(qū)時， 該氧化娃可作為制作埋層區(qū)的掩蔽層。在位于基片上表面的氧化娃層中形成用于摻雜的開 口并通過擴散或離子注入制作注入劑量為5X 1015cnT2的銻埋層區(qū)5。隨后對得到的包括銻 埋層區(qū)的基片進行退火。該退火工藝在形成有氧化硅層的重摻雜基片3上進一步生成約 7000A的氧化硅層，由此得到第一氧化硅層7,如圖4。該第一氧化硅層7將作為隨后制作 自補償層4時的掩蔽層。
[0063] 隨后，在圖4得到的結構上表面施加光刻膠層8,如圖5。優(yōu)選地，光刻膠層8的厚 度范圍為1 〇〇〇 A?2μπι，本領域技術人員可根據(jù)氧化硅層7的厚度合理選擇光刻膠層的厚 度。在本實例中使用例如紫外負性光刻膠，其厚度約為1 μ m。
[0064] 隨后，使用配比為6:1的Β0Ε腐蝕液對所得到的結構進行選擇性腐蝕，該腐蝕液腐 蝕氧化硅和光刻膠的速率分別約為800 A/min和小于10 A/min。使用該腐蝕液濕法去除 基片上無光刻膠掩蔽的下表面和側壁氧化硅層，得到如圖6所示的結構。
[0065] 隨后，對光刻膠層8進行剝離，得到如圖7所示的結構。
[0066] 隨后，使用擴散爐對重摻雜基片3的側壁和下表面進行N型摻雜，得到如圖8所示 的結構。在該摻雜步驟中，基片3上的氧化硅層7為摻雜掩蔽層，使基片3的上表面不被摻 雜而對基片的下表面和側壁進行摻雜。在本實例中，N型雜質為磷（P)。
[0067] 隨后，使用擴散爐在900?1KKTC對圖8所示的結構進行退火，以形成自補償層 4,其中N型雜質的濃度例如為2. 5X 1019cm_3大于重摻雜基片3的摻雜濃度2X 1019cm_3， 同時在基片上生長6000?10000 A的第二氧化硅層2,如圖9。在本實例中，其厚度約為 7000A。
[0068] 優(yōu)選地，得到的第二氧化硅層將用作在襯底上外延生長時的氧化硅掩蔽層，同時 位于基片上表面的氧化硅還將作為后續(xù)刻蝕多晶硅工藝中的緩沖層，以防止等離子刻蝕損 傷位于重摻雜基片3中的埋層區(qū)或外延生長的襯底界面。
[0069] 隨后，使用低壓化學氣相淀積LPCVD在得到的氧化硅層2的整個表面，包括上下表 面和側壁上生長4000?10000 A的本征多晶硅層1，得到如圖10所示的結構。在本實例 中，其厚度約為4500A。
[0070] 隨后，使用等離子干法刻蝕的工藝方法去除位于基片上表面多晶硅層和一部分側 壁多晶硅層，得到如圖11所示的結構。優(yōu)選地，所使用的等離子干法刻蝕工藝條件使得對 多晶硅的刻蝕速率和對氧化硅的刻蝕速率分別約為420〇A/min和小于10〇A/min。
[0071] 優(yōu)選地，所使用的等離子體干法刻蝕的工藝條件須具備足夠的刻蝕選擇比，以保 證被刻蝕的多晶娃掩蔽層下方的氧化娃掩蔽層的保存。此時基片上表面上位于多晶娃層下 方的氧化硅層起到刻蝕緩存的作用，防止等離子刻蝕損傷位于重摻雜基片3上方的埋層等 功能區(qū)或外延生長的界面。
[0072] 隨后，使用配比為6:1的B0E腐蝕液進行選擇性腐蝕，其腐蝕氧化硅和多晶硅的速 率分別約為800 A/min和小于10 //mi_n，保留的多晶娃層被用作腐蝕掩蔽層。使用該腐蝕 液濕法去除無多晶硅掩蔽的位于基片上表面的氧化硅層，得到如圖12所示的結構。
[0073] 至此，具有自補償層4的自補償背封層襯底制作完畢。該自補償背封層自基片3 向外依次包括N型自補償層4、第二氧化硅層2和本征多晶硅層1。自補償層4為位于重摻 雜基片3的下表面和側壁上，摻雜濃度為2. 5X 1019cnT3的N型擴散區(qū)。第二氧化硅層2在 所述自補償層4外覆蓋基片的下表面和至少部分側壁，厚度約為7000 A。本征多晶硅層1 在第二氧化硅層2外覆蓋基片的下表面和至少部分側壁，厚度約為4500入。
[0074] 根據(jù)本發(fā)明的方法，自補償層4可能少量未被包裹于氧化硅掩蔽層2和本征多晶 硅掩蔽層1之內，如圖12。試驗結果證明，因覆蓋有摻雜濃度高于基片摻雜濃度的N型自補 償層4,該高濃度的N型自補償層將在隨后的工藝過程有效地抑制重摻雜基片中P型雜質離 子的析出。此外可能從自補償層析出的少量N型雜質離子對改善邊緣電阻率提供了幫助。
[0075] 隨后，使用常壓外延爐生長N型的輕摻雜外延層6,如圖13。本實例中該N型輕摻 雜外延層6的設計參數(shù)為：摻雜類型為N型，雜質種類為磷（P)，外延厚度為7. 5±0. 5 μ m、 電阻率為5. 5±0.5Ω · cm。采用根據(jù)本發(fā)明的自補償背封層工藝得到的襯底，使用常壓外 延方法滿爐加工，仍制作出了滿足參數(shù)要求的輕摻雜N型外延層，經(jīng)測試該滿爐生長的多 個襯底中，各襯底外延層的電阻率和厚度的均勻性均大于90%。隨機抽取一片做SRP測試， 測試圖形如圖2所示，自表面到外延界面，電阻率均勻一致。因此，根據(jù)本發(fā)明的方法可以 有效抑制重摻雜襯底中的雜質的析出，得到符合設計要求的芯片結構。
[0076] 本領域技術人員可以理解，根據(jù)本發(fā)明，所形成的自補償背封層是絕緣的且該自 補償背封層會在外延后的器件加工過程被完全去除，恢復重摻雜基片3原本的導電性能， 不會影響后續(xù)測試和使用。
[0077] 顯然，本發(fā)明的上述實施例僅僅是為清楚地說明本發(fā)明所作的舉例，而并非是對 本發(fā)明的實施方式的限定，對于所屬領域的技術人員來說，在上述說明的基礎上還可以做 出其它不同形式的變化或變動，這里無法對所有的實施方式予以窮舉，凡是屬于本發(fā)明的 技術方案所引伸出的顯而易見的變化或變動仍處于本發(fā)明的保護范圍之列。
【權利要求】
1. 一種自補償背封半導體襯底的制備方法，包括： 在第一導電類型重摻雜的半導體基片上表面上形成氧化物層； 以所述第一氧化物層作為掩膜，在所述半導體基片的下表面和側壁上形成第二導電類 型的補償層，所述第二導電類型不同于第一導電類型； 對所得到的補償層進行退火，得到包圍該基片的氧化物層； 在氧化物層的表面生長本征多晶硅層； 通過刻蝕去除位于所得到結構上表面的本征多晶硅層； 通過腐蝕去除位于所得到結構上表面的氧化物層；以及 在所得到結構的上表面外延生長第二導電類型的外延層。
2. 如權利要求1所述的自補償背封半導體襯底的制備方法，其特征在于，所述在第一 導電類型重摻雜的半導體基片的上表面上形成氧化物層的步驟進一步包括： 通過熱擴散在整個基片表面形成氧化物層； 在基片上表面的氧化物層上施加光刻膠； 以所述光刻膠作為掩膜，腐蝕去除基片下表面和側壁上的氧化物層； 剝離所述光刻膠。
3. 如權利要求2所述的自補償背封半導體襯底的制備方法，其特征在于，通過熱擴散 在整個基片表面形成氧化物層的步驟進一步包括： 在該半導體基片的上表面的氧化硅物中形成開口； 以該氧化物層作為掩膜，對該半導體基片進行第一導電類型或第二導電類型的摻雜， 得到第一導電類型或第二導電類型的埋層區(qū)； 對得到的結構進行退火，在基片表面得到厚度范圍為6000A?2μηι的氧化物層。
4. 如權利要求1所述的自補償背封半導體襯底的制備方法，其特征在于，對所得到的 補償層進行退火的溫度為900?1KKTC。
5. 如權利要求1所述的自補償背封襯底的制備方法，其特征在于，通過LPCVD在氧化物 層的表面生長優(yōu)選厚度為4000Α?2μηι的本征多晶硅層。
6. 如權利要求1所述的自補償背封半導體襯底的制備方法，其特征在于，利用等離子 體干法刻蝕去除位于基片上表面上的多晶硅層，并利用濕法腐蝕去除位于基片上表面上的 氧化物層。
7. 如權利要求1所述的自補償背封半導體襯底的制備方法，其特征在于，利用常壓外 延或減壓外延的方法生長所述第二導電類型的外延層。
8. 如權利要求1所述的自補償背封半導體襯底的制備方法，其特征在于，通過擴散的 方法形成所述第二導電類型的補償層。
9. 如權利要求8所述的自補償背封半導體襯底的制備方法，其特征在于，所述第二導 電類型補償層的摻雜濃度大于所述基片的摻雜濃度。
10. 如權利要求1所述的自補償背封半導體襯底的制備方法，其特征在于，所述半導體 基片是娃基片，所述氧化物層是氧化娃層。
【文檔編號】H01L21/223GK104112653SQ201410336664
【公開日】2014年10月22日 申請日期:2014年7月15日 優(yōu)先權日:2014年7月15日
【發(fā)明者】周源 申請人:北京燕東微電子有限公司