由雜質(zhì)離子植入調(diào)整的通道半導(dǎo)體合金層成長(zhǎng)的制作方法
【專(zhuān)利摘要】本發(fā)明涉及由雜質(zhì)離子植入調(diào)整的通道半導(dǎo)體合金層成長(zhǎng)，提供一種改良的方法，用于形成薄的半導(dǎo)體合金層在半導(dǎo)體層頂部上。所提出的方法是依靠在實(shí)行半導(dǎo)體合金薄膜沉積之前，適當(dāng)?shù)碾s質(zhì)物種的植入。對(duì)在沉積之后在該裝置表面上實(shí)行濕式和干式蝕刻而言，該植入的物種使得該半導(dǎo)體合金層較為穩(wěn)定。因此，若在實(shí)行該植入之后沉積該薄膜，可以實(shí)質(zhì)地增加該半導(dǎo)體合金層薄膜的厚度均勻性。另一方面，已發(fā)現(xiàn)某些植入的雜質(zhì)會(huì)降低該半導(dǎo)體合金層的成長(zhǎng)速率。因此，通過(guò)選擇性地植入適當(dāng)?shù)碾s質(zhì)在晶圓的預(yù)定區(qū)域中，可使用單一的沉積步驟來(lái)形成具有可以局部任意調(diào)整的厚度的半導(dǎo)體合金層。
【專(zhuān)利說(shuō)明】由雜質(zhì)離子植入調(diào)整的通道半導(dǎo)體合金層成長(zhǎng)

【技術(shù)領(lǐng)域】
[0001] 一般而言，本發(fā)明是關(guān)于集成電路，且尤其是關(guān)于包含有沉積在晶體管的有源區(qū) 域的表面上的硅/鍺合金層的晶體管。

【背景技術(shù)】
[0002] 電子產(chǎn)品朝向越來(lái)越復(fù)雜的集成電路的趨勢(shì)需要降低電子裝置的尺寸以達(dá)成越 來(lái)越高的集成密度。
[0003] 晶體管是目前集成電路中的主要電路組件。目前，可以設(shè)置數(shù)百萬(wàn)個(gè)晶體管在當(dāng) 前可得的復(fù)雜集成電路（例如，微處理器、CPU、存儲(chǔ)芯片等等）中。隨之而來(lái)，關(guān)鍵的是包 含在集成電路中的晶體管的典型尺寸要盡可能的小，以使得高集成密度能夠達(dá)成。
[0004] 晶體管通常形成在有源區(qū)域中，該有源區(qū)域定義在由襯底支撐的半導(dǎo)體層內(nèi)。目 前，該半導(dǎo)體層在大部分的集成電路中是由硅所制成，其可以由單晶、多晶或非晶形式提 供。其他材料，譬如摻雜劑原子或離子可以被引入該原始的半導(dǎo)體層中。
[0005] 金氧半導(dǎo)體場(chǎng)效晶體管（metal-oxide-semiconductor field effect transistor，M0SFET)或更一般而言，場(chǎng)效晶體管（FET)，不管是N通道晶體管或P通道晶體 管，均包含源極和漏極區(qū)域，其高度摻雜有相同物種的摻雜劑。逆摻雜或弱度摻雜的通道區(qū) 域隨后設(shè)置在該源極和漏極區(qū)域之間。通過(guò)在該通道區(qū)域附近形成柵極電極并以薄的絕緣 層將他們分開(kāi)，可以控制該通道區(qū)域的導(dǎo)電性，也就是，該導(dǎo)電通道驅(qū)動(dòng)電流的能力。在其 他事情中，該通道區(qū)域的導(dǎo)電性是依據(jù)該電荷載子的移動(dòng)力以及沿著該晶體管寬度方向在 該源極和漏極區(qū)域之間的距離（又稱(chēng)為通道長(zhǎng)度）而定。舉例而言，通過(guò)降低該通道長(zhǎng)度， 降低通道的電阻率。因此，通過(guò)降低該晶體管通道長(zhǎng)度可以達(dá)成晶體管的增多的切換速率 和較高的驅(qū)動(dòng)電流能力。
[0006] 當(dāng)制造具有典型的柵極尺寸在50nm以下的晶體管時(shí)，所謂的"高k/金屬柵極 (high-k/metal gate，HKMG)"現(xiàn)在已成為新的制造標(biāo)準(zhǔn)。依據(jù)HKMG的制程流程，包含在 該柵極電極中的該絕緣層是由高k材料所組成的。這是為了對(duì)比于傳統(tǒng)的氧化物/多晶 娃（oxide/polysilicon, poly/SiON)方法，其中該柵極電極絕緣層典型地由是氧化物所組 成，在硅基的裝置中，較佳的是二氧化硅或氮氧化硅。高k材料是指具有介電常數(shù)"k"高 于10的材料。在柵極電極中用做為絕緣層的高k材料的例子有氧化鉭（Ta 205)、氧化鈦鍶 (SrTi03)、氧化鉿（Hf02)、氧化硅鉿（HfSiO)、氧化鋯（Zr0 2)等等。
[0007] HKMG使得在該柵極電極中的該絕緣層的厚度能夠增加，從而顯著地降低通過(guò)該柵 極的漏電流（leakage current),即使該晶體管通道的典型尺寸低于30nm或更小。然而， HKMG的實(shí)施帶來(lái)了新的技術(shù)挑戰(zhàn)并需要相對(duì)于傳統(tǒng)poly/SiON技術(shù)的新型集成架構(gòu)。
[0008] 舉例而言，為了調(diào)整該柵極電極物種的功函數(shù)（work function)，需要發(fā)現(xiàn)新材料 以調(diào)整該晶體管的閾值電壓到想要的電平（level)。為了這個(gè)目的，薄的"功函數(shù)金屬"層 被插入到該高k電介質(zhì)和置于該高k電介質(zhì)上的柵極材料之間?？梢虼送ㄟ^(guò)改變?cè)摻饘賹?的厚度來(lái)調(diào)整該閾值電壓。
[0009]目前，存在兩種不同的方案用來(lái)在半導(dǎo)體制程流程中實(shí)現(xiàn)HKMG。在第一種方法中， 稱(chēng)為先柵極（gate-first)，該制程流程類(lèi)似于以下的傳統(tǒng)poly/SiON方法。首先實(shí)行包含該 高k電介質(zhì)薄膜和功函數(shù)金屬薄膜的該柵極電極的形成，接著是晶體管制造的連續(xù)步驟， 例如，定義源極和漏極區(qū)域、硅化部分的該襯底表面、金屬化等等。另一方面，依據(jù)第二種方 案，也稱(chēng)為后柵極（gate-last)或替代柵極（replacement gate),例如摻雜物離子植入、源 極和漏極區(qū)域的形成和襯底硅化的制造階段是在存在有可犧牲的偽柵極下實(shí)行的。在執(zhí)行 該高溫的源極/漏極形成和所有的硅化物退火循環(huán)之后，該偽柵極由真實(shí)柵極替代。
[0010] 為了進(jìn)一步調(diào)整該晶體管的閾值電壓，外延半導(dǎo)體合金薄膜被引入到該晶體管通 到區(qū)域。當(dāng)使用先柵極的HKMG方法時(shí)，該外延半導(dǎo)體合金薄膜特別有利于降低該閾值電 壓。在硅基裝置的情況下，該半導(dǎo)體合金薄膜典型地是實(shí)施成硅鍺（SiGe)合金薄膜外延成 長(zhǎng)在部分的包含通道區(qū)域的襯底表面上。如上所述所形成的硅鍺層，或更一般而言，半導(dǎo)體 合金層，在本文之后將被分別稱(chēng)為"通道硅鍺層"或"通道半導(dǎo)體合金層"。
[0011] 圖la顯示在制程的早期階段的半導(dǎo)體結(jié)構(gòu)100的剖面圖。如圖所示，該裝置100 包含襯底101，譬如半導(dǎo)體材料等等，在其上形成有半導(dǎo)體層102。該半導(dǎo)體層102典型地 是由單晶硅所制作。該半導(dǎo)體層102橫向地被分開(kāi)為復(fù)數(shù)個(gè)有源區(qū)域102a，其應(yīng)被了解成 一個(gè)或多個(gè)晶體管會(huì)形成在其中或其上的半導(dǎo)體區(qū)域。為了方便起見(jiàn)，例示了單一個(gè)有源 區(qū)域102a。未顯示在圖中的分離區(qū)域可橫向地限定有源區(qū)域102a的界限。舉例而言，分離 區(qū)域可以由淺溝槽隔離（shallow trench isolation)來(lái)實(shí)施。
[0012] 依據(jù)整體裝置的需求而定，該襯底101和該半導(dǎo)體層102,舉例而言先設(shè)定成 硅材料，當(dāng)被覆蓋的絕緣材料（未圖示）直接形成在該半導(dǎo)體層102之下時(shí)，可形成 SOI (si 1 icon-on-insulator，絕緣層上覆娃）結(jié)構(gòu)。在其他情況下，當(dāng)塊材結(jié)構(gòu)被用于該裝 置100時(shí)，初始的該半導(dǎo)體層102代表該襯底101的結(jié)晶材料的一部分。
[0013] 半導(dǎo)體合金層104,典型的是硅鍺層，位在該半導(dǎo)體層102的上表面的頂部上。特 別是，該半導(dǎo)體合金層104典型地是以沉積制程形成在有源區(qū)域102a內(nèi)的該硅層102的上 表面。該半導(dǎo)體合金層104將其上表面104u曝露在外。該半導(dǎo)體合金層104是形成在該 半導(dǎo)體層102上，使得其一部分將包含在該晶體管的該通道區(qū)域內(nèi)，以部分形成在該半導(dǎo) 體層102內(nèi)且部分形成在該半導(dǎo)體層102上。因此，該半導(dǎo)體合金104是通道半導(dǎo)體合金 層。
[0014] 在此指出，在一些方法中，是在定義該有源區(qū)域102a和分離區(qū)域之后形成該半導(dǎo) 體合金層104。另一方面，在其他方法中，可實(shí)行該半導(dǎo)體合金層104的提早沉積在該半導(dǎo) 體層102的表面上，接著實(shí)行該有源區(qū)域102a和需要的分離區(qū)域的定義。
[0015] 如圖lb所示，清潔制程182典型地接在該通道半導(dǎo)體合金層104的形成之后。為 了在該半導(dǎo)體合金層104的表面形成優(yōu)良質(zhì)量的柵極氧化物，該清潔制程182是關(guān)鍵的。
[0016] 該清潔制程182可包含濕式蝕刻。該濕式蝕刻可包含使用一種或多種酸。舉例而 言，可使用氫氟酸（HF)。該濕式蝕刻也可以使用溶劑來(lái)實(shí)施。舉例而言，可以使用丙酮或甲 醇。再者，濕式蝕刻可包含使用水中的氫氧化物的溶液。替代的或額外的，該清潔制程182 可包含干式蝕刻。舉例而言，可使用基于等離子的蝕刻。
[0017] 在清潔制程182中，該半導(dǎo)體結(jié)構(gòu)100曝露出該半導(dǎo)體合金層104的上表面104u。 結(jié)果顯示，該半導(dǎo)體合金層104的上表面104u極度不穩(wěn)定，且可能被清潔182傷害或侵蝕， 特別是當(dāng)該半導(dǎo)體合金層104是由硅鍺合金所組成時(shí)。通常，被清潔182侵蝕或蝕刻的該表 面140u的程度并不是均勻的分布在整個(gè)裝置表面。反之，依據(jù)在整個(gè)層表面的位置而定， 該半導(dǎo)體合金層104可能被該清潔182侵蝕到不同的程度。結(jié)果，該半導(dǎo)體合金層104具 有依據(jù)在該層的部位而定的不同厚度。如以下將解釋的，既然FET的閾值電壓對(duì)該通道半 導(dǎo)體合金層104的厚度是極度敏感的，該半導(dǎo)體合金層104的這樣的特征是不良的。該層 104顯著的厚度變動(dòng)可能造成制造在同一個(gè)裝置的不同區(qū)域的兩個(gè)FET具有不同的閾值電 壓，或甚至是單一個(gè)FET的閾值電壓不是如所設(shè)計(jì)的被清楚定義。
[0018] 圖lc顯示接續(xù)在圖lb之后制程階段的該半導(dǎo)體結(jié)構(gòu)100的剖面圖。晶體管150 已經(jīng)部分形成在該半導(dǎo)體層的有源區(qū)域l〇2a中且部分形成在該半導(dǎo)體層的有源區(qū)域102a 上。特別是，柵極電極結(jié)構(gòu)160已經(jīng)被形成在該半導(dǎo)體層102上。該柵極電極結(jié)構(gòu)160已 經(jīng)被形成在該通道半導(dǎo)體合金層104上，且更特定的是，在該通道半導(dǎo)體合金層104的上表 面104u上。
[0019] 該柵極電極160包含柵極電極材料162,其可以是，例如多晶硅。該柵極電極160 可以具有任何適當(dāng)?shù)膸缀谓Y(jié)構(gòu)，例如關(guān)于長(zhǎng)度和寬度。舉例而言，該柵極長(zhǎng)度，也就是在圖 lc中，該柵極電極材料162的水平延伸，可以是50nm或更小。絕緣層161物理性地和電性 地將該柵極電極材料162和該晶體管150的通道區(qū)域分開(kāi)。
[0020] 該柵極結(jié)構(gòu)160可能已經(jīng)依據(jù)HKMG方法來(lái)形成。HKMG方法通常較佳地是用于大 約50nm或更小的柵極長(zhǎng)度。在這個(gè)情況下，該絕緣層161可能是本【技術(shù)領(lǐng)域】中眾所周知的 高k柵極介電材料中的一個(gè)。舉例而言，上述已經(jīng)提供可能用在晶體管柵極的高k材料的 非窮舉式的清單。
[0021] 該柵極電極結(jié)構(gòu)160可能也包含柵極金屬層162a，例如氮化鉭等等的形式，且可 能和功函數(shù)金屬的種類(lèi)，例如鋁等等結(jié)合。該柵極金屬層162a典型地形成在該絕緣層161 上，從而調(diào)整適當(dāng)?shù)墓瘮?shù)和該晶體管150的閾值電壓。再者，該柵極電極結(jié)構(gòu)可能由間隔 結(jié)構(gòu)163橫向地限定范圍，該間隔結(jié)構(gòu)163可能包含一種或多種介電材料，譬如氮化硅、二 氧化硅、氮氧化硅等等。舉例而言，該間隔結(jié)構(gòu)163可能包含適當(dāng)?shù)谋Ｗo(hù)用地襯墊材料用于 橫向地包圍封住敏感的柵極材料，譬如該絕緣層161，且特別是和該金屬層162a。
[0022] 通過(guò)實(shí)行后續(xù)的操作，該裝置的制程流程可以隨后繼續(xù)傳統(tǒng)的方式，其包含：實(shí)行 一個(gè)或超過(guò)一個(gè)離子植入以定義該FET的源極和漏極區(qū)域，一個(gè)或多個(gè)硅化步驟，以及在 該裝置表面的一個(gè)或多個(gè)的絕緣層沉積。
[0023] 如上所述，該通道半導(dǎo)體合金層的厚度是影響FET，特別是P通道FET的閾值電壓 的關(guān)鍵參數(shù)。舉例而言，當(dāng)使用硅鍺合金層的時(shí)候，在薄膜中的鍺的集中典型地是依據(jù)該薄 膜的厚度而定。一般而言，該半導(dǎo)體層的不同厚度可能關(guān)鍵性地影響該晶體管的閾值電壓， 因?yàn)橄鄬?duì)于該薄膜厚度的能帶結(jié)構(gòu)和能帶隙的變化。
[0024] 為了使該閾值電壓對(duì)于包含在該半導(dǎo)體裝置中的全部晶體管能夠假設(shè)成一個(gè)且 相同的值，需要該通道半導(dǎo)體合金層的厚度遍布整個(gè)裝置表面是均勻的。
[0025] 影響該通道半導(dǎo)體合金層的均勻性的兩個(gè)主要因素，明確地說(shuō)，是沉積制程和在 該層的沉積之后在該裝置表面上的清潔步驟的質(zhì)量。
[0026] 通過(guò)使用高度的共形沉積（conformal deposition)技術(shù)，可以最小化直接在沉積 之后的該通道半導(dǎo)體合金層的厚度的波動(dòng)。在這個(gè)方向上已經(jīng)有各種嘗試，已達(dá)成基于沉 積具有令人滿(mǎn)意的厚度均勻性的半導(dǎo)體合金層，例如，硅鍺合金層。
[0027] 然而，在該通道半導(dǎo)體合金層被沉積之后，裝置表面，例如晶圓表面，典型地會(huì)經(jīng) 歷一個(gè)或多個(gè)清潔步驟。這些清潔步驟可以包含濕式或干式蝕刻，如上所述。該半導(dǎo)體合 金層被證實(shí)是對(duì)由清潔引起的蝕刻特別敏感。因此，作為表面清潔的結(jié)果，顯著的厚度波動(dòng) 被觀(guān)察到遍布整個(gè)通道半導(dǎo)體合金層。
[0028] 另一個(gè)問(wèn)題是該半導(dǎo)體合金層的厚度的變化是依據(jù)該裝置表面的特定區(qū)域而定。 即使使用發(fā)展完備且高度的完形成長(zhǎng)方法，該通道半導(dǎo)體合金層仍被證實(shí)在不同的裝置區(qū) 域具有不同的厚度。該厚度變化主要依據(jù)形成在不同裝置的有源區(qū)域通常延伸成不同的寬 度，因此具有不同的表面面積的事實(shí)而定。例如，由于小的島尺寸（island size)，形成在對(duì) 應(yīng)是靜態(tài)隨機(jī)存取內(nèi)存（SRAM)區(qū)域的裝置區(qū)域的晶體管，典型地具有大約比形成在由中 央處理單元（CPU)占據(jù)的區(qū)域的晶體管厚3nm的通道半導(dǎo)體合金層。
[0029] 這個(gè)效應(yīng)，又被稱(chēng)作上拉問(wèn)題（pull-up issue)或蘑燕頭（mushroom head)，是因 為在沉積的半導(dǎo)體合金（例如硅鍺）和將該有源區(qū)域劃定界線(xiàn)的分離區(qū)域的邊緣之間的交 互作用而發(fā)生的。讓我們假設(shè)半導(dǎo)體合金層沉積在其上面的襯底的表面是位在一個(gè)水平面 上。通常，位在該有源區(qū)域和隔離區(qū)域之間的邊界附近的半導(dǎo)體合金層的部分形成一個(gè)凸 塊，造成該部分的層具有比層的平均厚度大的厚度。具有增加的厚度的該部分以某個(gè)長(zhǎng)度 延伸到整個(gè)水平面朝向該有源區(qū)域的中心。如果該有源區(qū)域以和包含凸塊的該部分的層相 匹配或較小的長(zhǎng)度或?qū)挾妊由炜邕^(guò)該水平面，則從沿著該有源區(qū)域的邊界的不同點(diǎn)起源的 凸塊可能彼此交互作用。特別是，從該有源區(qū)域的的不同點(diǎn)所形成的凸塊可能互相重迭，因 此造成在該有源區(qū)域表面的中心部分的半導(dǎo)體合金層的膨起。
[0030] 該半導(dǎo)體合金層的厚度變化無(wú)法由依據(jù)該表面上的不同位置的區(qū)域而定的不同 厚度來(lái)沉積半導(dǎo)體層而補(bǔ)償。既然通道半導(dǎo)體合金層是在晶圓層級(jí)處理的，一般來(lái)說(shuō)不可 能依據(jù)半導(dǎo)體合金層形成在上面的特定裝置區(qū)域來(lái)調(diào)整半導(dǎo)體合金層的厚度。相反的，該 通道半導(dǎo)體合金層，例如通道硅鍺層，需要在單一沉積制程中成長(zhǎng)，其中，厚度無(wú)法相對(duì)于 該晶圓上的位置局部的控制。這意味著，除非使用沉積掩模，該通道半導(dǎo)體合金層只能由遍 布整個(gè)晶圓表面地均勻沉積相同的材料量來(lái)形成。這造成依據(jù)該裝置的局部幾何而定的所 沉積的層的可變厚度。
[0031] 因此，允許制造者成長(zhǎng)具有不依據(jù)裝置清潔制程而改變的均勻厚度的通道半導(dǎo)體 合金層的方法是需要的。也想要擁有即使是以單一步驟制程沉積該通道半導(dǎo)體合金層時(shí)， 依據(jù)特定的裝置區(qū)域局部調(diào)整該通道半導(dǎo)體合金層厚度的選擇。


【發(fā)明內(nèi)容】

[0032] 以下呈現(xiàn)了本發(fā)明的簡(jiǎn)化概要以便提供對(duì)本發(fā)明的一些方面的基本理解。此概要 并非本發(fā)明的詳盡綜述。此概要并非意在標(biāo)識(shí)本發(fā)明的關(guān)鍵要件，也并非意在描繪本發(fā)明 的范圍。該概要的唯一目的是以簡(jiǎn)化的形式呈現(xiàn)本發(fā)明的一些概念，以作為稍后呈現(xiàn)的更 詳細(xì)描述的前序。
[0033] 本發(fā)明是基于一種創(chuàng)新的想法，即當(dāng)外延成長(zhǎng)硅鍺合金薄膜在結(jié)晶硅表面時(shí)，在 硅中的特定量的雜質(zhì)物種可影響該硅鍺的成長(zhǎng)和穩(wěn)定性。特別是，本發(fā)明是基于在外延形 成硅鍺合金薄膜前，在硅層中植入雜質(zhì)物種，從而調(diào)整該硅鍺薄膜的成長(zhǎng)速率和提供具有 較高的韌性來(lái)抵抗由后續(xù)清潔步驟所造成的侵蝕和蝕刻的生長(zhǎng)硅鍺薄膜的創(chuàng)新想法。
[0034] 依據(jù)這些想法，提供一種形成晶體管結(jié)構(gòu)的方法。該方法包含提供半導(dǎo)體層、植入 雜質(zhì)離子到該半導(dǎo)體層、以及在實(shí)行該雜質(zhì)離子植入之后，形成半導(dǎo)體合金層在該半導(dǎo)體 層的表面上。
[0035] 依據(jù)一具體實(shí)施例，該方法包含在植入該雜質(zhì)離子之后并在形成該半導(dǎo)體合金層 之前，對(duì)該晶體管結(jié)構(gòu)進(jìn)行退火。在植入該雜質(zhì)離子之后的退火允許該半導(dǎo)體層在植入引 起的傷害之后再結(jié)晶。
[0036] 依據(jù)一具體實(shí)施例，在沉積該半導(dǎo)體合金層之前植入的物種是中性物種。依據(jù)一 特定具體實(shí)施例，該植入的雜質(zhì)離子的物種包含氖、氬和鍺中的至少一個(gè)。
[0037] 依據(jù)本發(fā)明的又一具體實(shí)施例，在形成該半導(dǎo)體合金層之前，可植入能夠改變?cè)?晶體管的閾值電壓的一種或多種物種。特別是，依據(jù)本發(fā)明的一具體實(shí)施例，可植入氟或氮 的至少一個(gè)。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0038] 通過(guò)參考以下敘述結(jié)合附圖可以更了解本揭露，其中類(lèi)似的參考編號(hào)意指類(lèi)似的 組件，且其中：
[0039] 圖la到圖lc示意地顯示依據(jù)先前技術(shù)，在制造過(guò)程的連續(xù)階段中包括晶體管的 半導(dǎo)體結(jié)構(gòu)的剖面圖；
[0040] 圖2a到圖2e示意地顯示依據(jù)本發(fā)明的一實(shí)施例，在制造過(guò)程的隨后階段中的半 導(dǎo)體結(jié)構(gòu)的剖面圖；
[0041] 圖3a到圖3b示意地顯示依據(jù)本發(fā)明的進(jìn)一步實(shí)施例，在制造過(guò)程的連續(xù)階段中 的半導(dǎo)體結(jié)構(gòu)的剖面圖；
[0042] 圖4a顯示一圖表，其中，硅鍺層的厚度是繪示成植入的雜質(zhì)的濃度的函數(shù)；以及
[0043] 圖4b顯示一條狀圖，比較依據(jù)本發(fā)明的硅鍺層的厚度波動(dòng)和依據(jù)先前技術(shù)的硅 鍺層的厚度波動(dòng)。
[0044] 雖然本文所揭露的標(biāo)的容許各種的修改及替代形式，但其特定的實(shí)施例已通過(guò)附 圖中的例子來(lái)顯示，并在本文中詳細(xì)描述。然而，應(yīng)該了解的是，本文中特定實(shí)施例的描述 不是為了要限制本發(fā)明所披露的特定形式，相反地，本發(fā)明欲涵蓋落入本發(fā)明的精神與范 疇內(nèi)的所有修改物、相等物、以及替代物，其將如附加的權(quán)利要求書(shū)所定義。
[0045] 符號(hào)說(shuō)明
[0046] 100, 200, 300 半導(dǎo)體結(jié)構(gòu)
[0047] 101, 201 襯底
[0048] 102, 202 半導(dǎo)體層
[0049] 102a, 202a, 302a 有源區(qū)域
[0050] 302b 分離區(qū)域
[0051] 302c 有源區(qū)域
[0052] 104, 204, 304 半導(dǎo)體合金層
[0053] 104u, 204u 半導(dǎo)體合金層的上表面
[0054] 150, 250 晶體管
[0055] 220 應(yīng)力材料層
[0056] 230 中介介電層
[0057] 234 圖案化掩模
[0058] 251 源極或漏極區(qū)域
[0059] 25 Id 深井區(qū)
[0060] 251e 延伸區(qū)域
[0061] 255 通道區(qū)域
[0062] 272,274 通孔開(kāi)口
[0063] 160,260 柵極電極結(jié)構(gòu)
[0064] 161,261 介電絕緣層
[0065] 162,262 柵極電極材料
[0066] 162a 柵極金屬層
[0067] 262b 金屬半導(dǎo)體層
[0068] 163, 263 間隔結(jié)構(gòu)
[0069] 182, 282 清潔制程
[0070] 284, 384 離子布植
[0071] 304b 半導(dǎo)體合金層的膨起部分
[0072] 33 掩模
[0073] 410,412,414 點(diǎn)
[0074] 420a-420d, 422a-422d, 424a-424d 長(zhǎng)條。

【具體實(shí)施方式】
[0075] 下面將說(shuō)明本發(fā)明的例示性實(shí)施例。為了清楚起見(jiàn)，本說(shuō)明書(shū)中并不記載實(shí)際實(shí) 施方式中的所有特征。當(dāng)然，應(yīng)該理解，在研發(fā)任何這種實(shí)際實(shí)施例的過(guò)程中，必須考慮許 多具體的實(shí)施因素來(lái)達(dá)到研發(fā)人員的特定目的，諸如符合系統(tǒng)相關(guān)以及商業(yè)相關(guān)的約束， 這些約束在各個(gè)實(shí)施方式中都是不同的。而且，應(yīng)該理解，這種研發(fā)的努力可能是復(fù)雜并且 耗時(shí)的，雖然如此，本領(lǐng)域技術(shù)人員受益于本公開(kāi)內(nèi)容也能正常地實(shí)現(xiàn)。
[0076] 現(xiàn)在參照附圖描述本發(fā)明主題。附圖中示意的各種結(jié)構(gòu)、系統(tǒng)及裝置只是出于解 釋目的并用以避免由本領(lǐng)域技術(shù)人員已知的細(xì)節(jié)模糊本揭露。但是，該些附圖被包括來(lái)描 述并解釋本揭露的實(shí)施例。這里所用的詞語(yǔ)和詞組的意思應(yīng)當(dāng)解釋為與相關(guān)領(lǐng)域技術(shù)人員 對(duì)該些詞語(yǔ)及詞組的理解一致。在本文中的連貫使用的術(shù)語(yǔ)或詞組并不意圖隱含特別的定 義，也就是與本領(lǐng)域技術(shù)人員所理解的通常慣用意思不同的定義。若術(shù)語(yǔ)或詞組意圖具有 特定意義，也就是不同于本領(lǐng)域技術(shù)人員所理解的意思，則此類(lèi)特別定義會(huì)以直接明確地 提供該術(shù)語(yǔ)或詞組的特定定義的定義方式明確表示于說(shuō)明書(shū)中。
[0077] 應(yīng)注意到，當(dāng)適合的時(shí)候，用來(lái)描述例示在圖2a到圖2e中的各種組件的參考編號(hào) 實(shí)質(zhì)上對(duì)應(yīng)于以上用來(lái)描述例示在圖la到圖lc中的對(duì)應(yīng)組件的參考編號(hào)，除了用于對(duì)應(yīng) 的特征的開(kāi)頭號(hào)碼從1改成2。舉例而言，半導(dǎo)體結(jié)構(gòu)100對(duì)應(yīng)于半導(dǎo)體結(jié)構(gòu)200、柵極電 極160對(duì)應(yīng)于柵極電極260、半導(dǎo)體合金層104對(duì)應(yīng)于半導(dǎo)體合金層204、清潔制程182對(duì) 應(yīng)于清潔制程282等等。因此，使用來(lái)指明本發(fā)明的一些組件的參考編號(hào)名稱(chēng)可能在圖2a 到圖2e中例示，但可能不會(huì)在以下的說(shuō)明書(shū)中特別描述。在這些例子中，應(yīng)了解到，未在以 下詳細(xì)描述的顯示在圖2a到圖2e中的被編號(hào)的組件實(shí)質(zhì)上對(duì)應(yīng)于顯示在圖la到圖lc中 具有相似編號(hào)的組件，并且已經(jīng)描述在以上的相關(guān)的說(shuō)明書(shū)中。
[0078] 相似的，用來(lái)描述例示在圖3a到圖3b中的各種組件的參考編號(hào)實(shí)質(zhì)上對(duì)應(yīng)于以 上用來(lái)描述例示在圖la到圖lc和圖2a到圖2e中的對(duì)應(yīng)組件的參考編號(hào)，除了用于對(duì)應(yīng) 的特征的開(kāi)頭號(hào)碼從1或2改成3。舉例而言，半導(dǎo)體結(jié)構(gòu)100對(duì)應(yīng)于半導(dǎo)體結(jié)構(gòu)300、雜 質(zhì)植入284對(duì)應(yīng)于雜質(zhì)植入384、半導(dǎo)體合金層204對(duì)應(yīng)于半導(dǎo)體合金層304等等。當(dāng)顯示 在圖3a到圖3b中的組件未被詳細(xì)描述時(shí)，應(yīng)了解到該描述已經(jīng)用在參考圖la到圖lc和 圖2a到圖2e而適用顯示在圖3a到圖3b的該些組件的對(duì)應(yīng)組件，除非另有注明。
[0079] 再者，應(yīng)該注意的是，除非特別指出，任何關(guān)于位置或方向的術(shù)語(yǔ)例如"上部"、"下 部"、"在…上"、"鄰接"、"上"、"下"、"在…之上"、"在…之下"、"頂部"、"底部"、"垂直"、"水 平"等等，應(yīng)該建立在該術(shù)語(yǔ)在參考圖式中的關(guān)于構(gòu)件或組件的正?；蛉粘Ｒ馑嫉拿枋錾稀?舉例而言，參考例示在圖2b中的半導(dǎo)體裝置200的示意剖面圖，應(yīng)了解到半導(dǎo)體合金層204 是形成在該襯底201 "之上"，并且在該半導(dǎo)體層202的有源區(qū)域202a "上"。相似的，該半 導(dǎo)體層202是在該半導(dǎo)體合金層204 "之下"或"下方"。
[0080] 圖2a到圖2e顯示依據(jù)本發(fā)明的一實(shí)施例的半導(dǎo)體結(jié)構(gòu)200及其制造方法。
[0081] 依據(jù)本發(fā)明的一具體實(shí)施例，該半導(dǎo)體層202包括硅。依據(jù)一特定具體實(shí)施例，該 半導(dǎo)體層202包括單晶硅。
[0082] 該半導(dǎo)體結(jié)構(gòu)200可以形成在襯底201上，如以上參考圖la到圖lc所解釋的。如 參考該裝置100所指明的，該襯底201可以代表任何適合的載板材料，且該半導(dǎo)體層202依 據(jù)整體制程和裝置的需求，可形成SOI結(jié)構(gòu)或塊材結(jié)構(gòu)。另外，復(fù)數(shù)個(gè)有源區(qū)域可以被隔離 區(qū)域橫向地界定。為了方便起見(jiàn)，在圖2a中例示單一個(gè)有源區(qū)域202a。在所顯示的具體實(shí) 施例中，該有源區(qū)域202a可以對(duì)應(yīng)于將被形成在上述有源區(qū)域202a中或有源區(qū)域202a上 的P通道晶體管或N通道晶體管的有源區(qū)域。有源區(qū)域可以被隔離區(qū)域（未圖標(biāo)）橫向地 界定。舉例而言，淺溝槽隔離可以被形成在半導(dǎo)體區(qū)域202中以定義有源區(qū)域202a。
[0083] 雖然未顯示在圖2a中，一個(gè)或多個(gè)植入制程已經(jīng)在該有源區(qū)域202上被執(zhí)行，以 定義適當(dāng)種類(lèi)的井結(jié)構(gòu)（well structure)。尤其是，若將要形成在該半導(dǎo)體結(jié)構(gòu)200中的 FET是P通道FET，則N型井結(jié)構(gòu)會(huì)以N型摻雜物輕度植入該有源區(qū)域202a來(lái)建立。相反 地，若將要形成在該半導(dǎo)體結(jié)構(gòu)200中的FET是N通道FET，則P型摻雜物會(huì)被以小劑量植 入該有源區(qū)域202a以定義P型井結(jié)構(gòu)。
[0084] 離子植入284隨后被實(shí)行在該半導(dǎo)體層202上。該離子植入284可以在該井植入 的實(shí)施之前或之后執(zhí)行。再者，離子植入284可以在空白襯底201上實(shí)行，在形成該半導(dǎo)體 層202之前或在定義該有源區(qū)域202a之前。
[0085] 實(shí)施離子植入284是為了將能夠改善在植入284之后沉積的半導(dǎo)體合金層204的 質(zhì)量的雜質(zhì)物種引入該半導(dǎo)體層202之中，如圖2b中所示。特別是，由植入284植入的雜 質(zhì)物種達(dá)成了本質(zhì)上的雙折效應(yīng)（two-fold effect)。另一方面，當(dāng)半導(dǎo)體合金層204外延 沉積在該半導(dǎo)體層202上時(shí)，由制程284所植入的雜質(zhì)的存在降低了該半導(dǎo)體合金層204 的成長(zhǎng)速率。另一方面，外延成長(zhǎng)在具有植入的雜質(zhì)該半導(dǎo)體層202上的該半導(dǎo)體合金層 204,相較于成長(zhǎng)在未植入的結(jié)晶半導(dǎo)體層202上的該半導(dǎo)體合金層204顯示了遠(yuǎn)大于的穩(wěn) 定性和對(duì)于一般表面清潔程序（例如，濕式或干式蝕刻）的抗性。
[0086] 由植入制程284所植入的雜質(zhì)物種可以包含一種或多種中性物種，也就是，一種 或多種物種不會(huì)造成在該半導(dǎo)體層202中自由電荷載子的形成。因此，依據(jù)本發(fā)明的一具 體實(shí)施例，植入制程284所植入的雜質(zhì)物種可包含下列物種中的至少一個(gè)：氖和氬。如果半 導(dǎo)體層202包含硅，也可以植入鍺作為中性物種。
[0087] 另外，可以用植入制程284植入能夠影響形成在半導(dǎo)體結(jié)構(gòu)200中的FET的閾值 電壓的一種或多種物種。植入的物種可以提高或降低閾值電壓。舉例而言，依據(jù)本發(fā)明的 一具體實(shí)施例，通過(guò)植入制程284植入的雜質(zhì)物種可包含氟或氮的至少一個(gè)。這些物種可 能影響硅基晶體管的閾值電壓。因此，依據(jù)后者的這個(gè)具體實(shí)施例，雜質(zhì)植入制程284提供 一種用于調(diào)整FET的閾值電壓到想要的值的進(jìn)一步的工具。
[0088] 應(yīng)了解到該術(shù)語(yǔ)"能夠影響FET的閾值電壓的物種"是指一種物種，當(dāng)其植入到給 定厚度半導(dǎo)體合金層之中時(shí)，造成FET的閾值電壓的變化是因?yàn)榘雽?dǎo)體合金的帶結(jié)構(gòu)改變 而不需要是因?yàn)樵摪雽?dǎo)體合金層的厚度變化。然而，此處要指出即使是以上稱(chēng)為"中性"的 物種也已經(jīng)被觀(guān)察到能影響FET的閾值電壓，當(dāng)其被植入到該通道半導(dǎo)體合金層時(shí)。這主 要是因?yàn)樵撔?中性物種"帶給該半導(dǎo)體合金層厚度上的變化，相應(yīng)地其造成該層的帶結(jié)構(gòu) 的變化。
[0089] 因此，依據(jù)進(jìn)一步的具體實(shí)施例，中性的和改變閾值電壓的物種兩者都可以用植 入制程284的方式來(lái)植入。舉例而言，通過(guò)植入一種或多種中性物種在一些階段并且在其 他階段植入一種或多種改變閾值電壓的物種，可以用數(shù)個(gè)步驟來(lái)實(shí)施植入制程284。為了 補(bǔ)償由一個(gè)植入階段帶來(lái)的晶體管閾值電壓的改變，以?xún)蓚€(gè)或更多的階段來(lái)執(zhí)行植入制程 284是有利的。舉例而言，若第一物種的第一植入造成閾值電壓的上升，可以接著植入已知 會(huì)造成閾值電壓降低的第二物種。在一更特定范例中，該第一物種可以是中性物種，而該第 二物種可以是閾值電壓改變物種。
[0090] 由該植入制程284植入的雜質(zhì)離子的劑量較佳的是在1015到3xl015cnT 2的范圍內(nèi)。 一般而言，較佳的劑量是依據(jù)該植入離子的種類(lèi)而定。依據(jù)經(jīng)驗(yàn)法則，隨著該植入離子或原 子的尺寸增加，所需要?jiǎng)┝扛档汀Ｔ谥踩胫瞥?84中，雜質(zhì)離子較佳地是以約5-lOkeV 的范圍內(nèi)的能量植入。
[0091] 既然雜質(zhì)植入制程284是在相對(duì)高劑量下執(zhí)行，所植入的雜質(zhì)離子很可能造成半 導(dǎo)體層202的晶格的大量傷害。因此，一退火步驟有益地在植入制程284之后直接被執(zhí)行。 該退火步驟造成半導(dǎo)體層202從該植入傷害回復(fù)并且晶格會(huì)重新形成。特別是，作為退火 的結(jié)果，該半導(dǎo)體層202的曝露出來(lái)的表面重新獲得其原本的結(jié)晶結(jié)構(gòu)。在雜質(zhì)植入之后， 該半導(dǎo)體結(jié)構(gòu)200可以在約650-1505°C間的溫度被退火。
[0092] 在退火之后，觀(guān)察到植入的雜質(zhì)一般占據(jù)在半導(dǎo)體層202的結(jié)晶結(jié)構(gòu)中的空隙位 置（interstitial site)而非晶格位置（lattice site) 〇
[0093] 如圖2b所示，在實(shí)行雜質(zhì)植入制程284,以及若需要時(shí)的退火步驟之后，半導(dǎo)體合 金層204被沉積在該半導(dǎo)體層202上。依據(jù)本發(fā)明的較佳的具體實(shí)施例，該半導(dǎo)體合金層 204包含硅鍺合金。舉例而言，該半導(dǎo)體合金層204可包括具有鍺濃度在大約30-45%范圍 內(nèi)的娃鍺合金。
[0094] 該半導(dǎo)體合金層204可以用發(fā)展完備的沉積技術(shù)外延成長(zhǎng)在該半導(dǎo)體層202 上?？梢允褂玫囊恍┩庋映砷L(zhǎng)方法的范例包含：化學(xué)氣相沉積（CVD)、等離子強(qiáng)化化學(xué)氣 相沉積（PECVD)、原子層沉積（ALD)、物理氣相沉積（PVD)、分子束外延（molecular beam epitaxy，MBE)等等。較佳地是使用高度完形沉積技術(shù)，以使得半導(dǎo)體合金層204可以具有 盡可能均勻的厚度來(lái)形成。該半導(dǎo)體合金層204較佳地是具有大約4 - 10nm的范圍內(nèi)的厚 度。
[0095] 若是沉積相等的材料量，已發(fā)現(xiàn)在經(jīng)過(guò)雜質(zhì)植入制程284的半導(dǎo)體層202上成長(zhǎng) 半導(dǎo)體合金層204造成半導(dǎo)體合金層204的厚度小于在沒(méi)有先接受雜質(zhì)植入制程284的半 導(dǎo)體層202上所成長(zhǎng)的半導(dǎo)體合金層204。換言之，植入到半導(dǎo)體層202中的雜質(zhì)離子的存 在造成該半導(dǎo)體合金層204的成長(zhǎng)速率降低。一般而言，越高的植入雜質(zhì)的劑量，此效應(yīng)越 加顯著。
[0096] 圖4a顯不一系列實(shí)驗(yàn)的結(jié)果，其中，相同量的娃鍺合金被沉積到植入有不同劑量 的雜質(zhì)離子的結(jié)晶硅襯底上。所植入的物種在所有的例子中都是氟。除了所植入雜質(zhì)的劑 量之外，用于實(shí)驗(yàn)的硅襯底具有相同的特征和表面特性。
[0097] 在圖中的點(diǎn)410代表沉積在沒(méi)有植入雜質(zhì)的半導(dǎo)體層202上的半導(dǎo)體合金層204 的厚度分布。點(diǎn)412顯示在劑量是2 X1015cnT2的氟植入之后沉積的硅鍺層的厚度是和沉積 在沒(méi)有植入雜質(zhì)的襯底上硅鍺層的厚度在實(shí)驗(yàn)誤差內(nèi)而無(wú)法分辨。然而，如點(diǎn)414所示，增 加所植入的氟的劑量到2. 5X1015cnT2造成在植入之后成長(zhǎng)的硅鍺層的厚度比沒(méi)有任何預(yù)先 雜質(zhì)植入（點(diǎn)410)而成長(zhǎng)的硅鍺層的厚度小超過(guò)1 A。通過(guò)進(jìn)一步增加所植入的氟的劑量 到3X1015cnT2 (點(diǎn)416)，硅鍺層的厚度相對(duì)于沒(méi)有植入雜質(zhì)（點(diǎn)410)而成長(zhǎng)的硅鍺層的厚 度顯著的降低大約10%。
[0098] 由圖4a的所總結(jié)的實(shí)驗(yàn)清楚指出，當(dāng)沉積的量相等時(shí)，半導(dǎo)體合金層204的厚度 隨著由植入制程284所植入的雜質(zhì)劑量增加而降低。
[0099] 現(xiàn)請(qǐng)回頭參考圖2b。因此，在沉積通道半導(dǎo)體合金層204之前，半導(dǎo)體合金層204 中存在有植入的雜質(zhì)時(shí)，該半導(dǎo)體合金層204的成長(zhǎng)速率會(huì)降低。此效應(yīng)可能由該雜質(zhì)的 存在所引起的半導(dǎo)體合金的晶格變形所造成，該雜質(zhì)如上所述，傾向于占據(jù)在襯底的晶格 中的空隙位置。植入的雜質(zhì)也可能造成缺陷形成在該半導(dǎo)體層202的晶格中。
[0100] 在典型的成長(zhǎng)或沉積制程中，制作該半導(dǎo)體合金層204的物種，例如，硅和鍺，是 以氣體型態(tài)混合并且被吸附在該襯底或半導(dǎo)體層202的表面上。一旦吸附之后，成長(zhǎng)的物 種可以擴(kuò)散到整個(gè)表面。在襯底表面的晶格中的缺陷或應(yīng)力引起的變形的存在非?？赡苡?響該成長(zhǎng)物種的吸附及/或擴(kuò)散以造成成長(zhǎng)速率被降低。舉例而言，如果該襯底表面是處 于應(yīng)力下或是存在表面缺陷，該成長(zhǎng)物種的吸附速率及/或擴(kuò)散速率可能降低。
[0101] 由于該植入的雜質(zhì)的存在所造成的該通道半導(dǎo)體合金的成長(zhǎng)速率降低的效應(yīng)可 以被利用來(lái)用單一沉積制程成長(zhǎng)在該半導(dǎo)體結(jié)構(gòu)200的不同部分具有預(yù)定的厚度的半導(dǎo) 體合金層204,例如，通道硅鍺合金層。舉例而言，若半導(dǎo)體合金層204被沉積在晶圓表面， 可能會(huì)想要該半導(dǎo)體合金層204的成長(zhǎng)速率依據(jù)該晶圓表面的不同部分而不同。舉例而 言，當(dāng)沉積在對(duì)應(yīng)SRAM的區(qū)域時(shí)以較慢的速率且在由CPU占去的區(qū)域以較快的速率來(lái)形成 半導(dǎo)體合金層204成長(zhǎng)可能是有益的。這可能可以補(bǔ)償上述關(guān)于當(dāng)沉積半導(dǎo)體合金層204 在具有不同尺寸的許多有源區(qū)域的裝置表面上時(shí)所觀(guān)察到的厚度變化。
[0102] 因此，依據(jù)一具體實(shí)施例，雜質(zhì)植入制程284是在掩模存在下實(shí)行。較佳地，該掩 模覆蓋半導(dǎo)體合金層204的成長(zhǎng)速率較高的區(qū)域并保留半導(dǎo)體合金層204的成長(zhǎng)速率較低 的區(qū)域未被覆蓋。因此，被掩模曝露出來(lái)的區(qū)域接受植入的雜質(zhì)，反之，被屏蔽的區(qū)域保持 不被該雜質(zhì)植入制程284改變。在雜質(zhì)植入制程284在有掩模存在下被實(shí)行之后，該半導(dǎo) 體合金層204被外延成長(zhǎng)在該半導(dǎo)體層202上，例如，用上列的技術(shù)之一。由于在半導(dǎo)體層 202中不同的雜質(zhì)濃度，半導(dǎo)體合金層204的成長(zhǎng)速率在對(duì)應(yīng)由掩模覆蓋的半導(dǎo)體層202的 表面區(qū)域較快，且在對(duì)應(yīng)保持被掩模曝露出來(lái)的半導(dǎo)體層202的表面區(qū)域較慢。
[0103] 也可能實(shí)行多于一個(gè)的雜質(zhì)植入284。一個(gè)或多個(gè)植入制程284可以在存在適當(dāng) 圖案化以保持曝露該半導(dǎo)體層202的表面的預(yù)定部分的掩模下被實(shí)行。因此，雜質(zhì)可以不 同的濃度植入在半導(dǎo)體層202的預(yù)定位置，其造成該半導(dǎo)體合金層204依據(jù)不同的雜質(zhì)濃 度在半導(dǎo)體層202的不同位置具有不同的成長(zhǎng)速率。
[0104] 考慮以上定義的制程流程，其指出在半導(dǎo)體裝置的預(yù)定部分中形成具有想要的厚 度的半導(dǎo)體合金層204是可能的?？梢酝ㄟ^(guò)使用發(fā)展完備的外延成長(zhǎng)技術(shù)以單一沉積步驟 來(lái)完成半導(dǎo)體合金層204的成長(zhǎng)。因此，單一雜質(zhì)植入或復(fù)數(shù)個(gè)雜質(zhì)植入284使得使用現(xiàn)有 的沉積技術(shù)來(lái)局部調(diào)整該半導(dǎo)體合金層204的厚度是可能的。在傳統(tǒng)沉積技術(shù)可能不容易 改善來(lái)得到具有依據(jù)表面上的位置而定的可調(diào)整的厚度的薄膜中，這是特別有益處的。相 反的，植入制程一般來(lái)說(shuō)是容易實(shí)行且可能關(guān)于樣品的預(yù)定區(qū)域是節(jié)約成本的。
[0105] 依據(jù)未顯示在圖標(biāo)中的一具體實(shí)施例，該雜質(zhì)植入制程284、該半導(dǎo)體合金層204 的退火和沉積的連續(xù)過(guò)程是在形成該有源區(qū)域202a之前被實(shí)行。依據(jù)此具體實(shí)施例，雜質(zhì) 植入制程284實(shí)行在裸的（bare)半導(dǎo)體層202上。可以依據(jù)上述的任何具體實(shí)施例來(lái)實(shí) 行雜質(zhì)植入制程284。雜質(zhì)植入制程284之后較有利的是接著一個(gè)退火步驟，如上所述。在 執(zhí)行雜質(zhì)植入制程284和退火步驟之后，外延沉積該半導(dǎo)體合金層204,同樣如上所述。依 據(jù)正在討論的具體實(shí)施例，在沉積該半導(dǎo)體合金層204之后，該有源區(qū)域202a被定義在該 半導(dǎo)體層202中。該有源區(qū)域202a可以由隔離區(qū)域和鄰接的有源區(qū)域分開(kāi)，如先前所討論 的。當(dāng)需要時(shí)，一個(gè)或多個(gè)植入可以在隨后實(shí)行以定義P井結(jié)構(gòu)或N井結(jié)構(gòu)，分別依據(jù)是要 在有源區(qū)域202a中形成N通道晶體管或P通道晶體管而定。
[0106] 圖3a和圖3b顯示參考圖2a和圖2b而例示的方法的一特定具體實(shí)施例。依據(jù)圖 3a和圖3b所示的具體實(shí)施例，在沉積該半導(dǎo)體合金層之前實(shí)施雜質(zhì)植入時(shí)，使用掩模。此 具體實(shí)施例提供所請(qǐng)求的方法的一種應(yīng)用的范例給包括至少兩個(gè)或復(fù)數(shù)個(gè)裝置的半導(dǎo)體 結(jié)構(gòu)。包含在半導(dǎo)體結(jié)構(gòu)中的裝置典型的是FET。
[0107] 圖3a顯示半導(dǎo)體結(jié)構(gòu)300的剖面圖，其中，至少二個(gè)有源區(qū)域302a和302c分別 被定義在半導(dǎo)體層302中。該半導(dǎo)體層302較佳地包含單晶硅。有源區(qū)域302a和302c由 分離區(qū)域302b的鄰近的有源區(qū)域分開(kāi)。舉例而言，分離區(qū)域302b可以由淺溝槽隔離來(lái)實(shí) 現(xiàn)。有源區(qū)域302a和302c適用于形成各別的半導(dǎo)體裝置，例如晶體管。
[0108] 有源區(qū)域302a具有顯著小于有源區(qū)域302c長(zhǎng)度的長(zhǎng)度（沿圖3a和圖3b的水平 方向的尺寸）。舉例而言，有源區(qū)域302a可以被包含在設(shè)置SRAM的半導(dǎo)體結(jié)構(gòu)300的區(qū)域 中，同時(shí)有源區(qū)域302c可以被包含在含有CPU的半導(dǎo)體結(jié)構(gòu)300的區(qū)域中。由于有源區(qū)域 之間的尺寸不同，沉積在半導(dǎo)體結(jié)構(gòu)300上的半導(dǎo)體合金層的沉積在有源區(qū)域302a上的部 分會(huì)比沉積在有源區(qū)域302c上的部分厚。如上所述，此效應(yīng)也稱(chēng)為上拉效應(yīng)或是蘑菇頭。
[0109] 為了消除此問(wèn)題，依據(jù)正在討論的具體實(shí)施例，在掩模336存在下，雜質(zhì)植入制程 384在該半導(dǎo)體結(jié)構(gòu)300上被實(shí)施。植入制程384可以由關(guān)于植入制程284在以上所描述 的任何方法來(lái)實(shí)行。植入制程384是在將半導(dǎo)體合金層沉積到該半導(dǎo)體結(jié)構(gòu)300的表面上 之前實(shí)行的。
[0110] 該掩模336較佳地覆蓋對(duì)應(yīng)于在執(zhí)行雜質(zhì)植入制程384之后將要沉積具有較低成 長(zhǎng)速率的半導(dǎo)體合金層的表面區(qū)域的半導(dǎo)體結(jié)構(gòu)300的表面區(qū)域。對(duì)稱(chēng)地，該掩模336較 佳地將半導(dǎo)體合金層的成長(zhǎng)速率一般較高的半導(dǎo)體結(jié)構(gòu)300的表面區(qū)域曝露出來(lái)。在圖3a 所示的范例實(shí)施例中，該掩模336覆蓋較大的有源區(qū)域302c并將較小的有源區(qū)域302a保 持曝露。
[0111] 可以調(diào)整該雜質(zhì)植入制程384的參數(shù)（例如，雜質(zhì)物種、劑量、植入能量等等），以 使得成長(zhǎng)在由掩模336保持曝露出來(lái)的該半導(dǎo)體結(jié)構(gòu)300的表面區(qū)域上的該半導(dǎo)體合金層 的部分具有想要的厚度。一般而言，在執(zhí)行植入制程384之后，相對(duì)于未預(yù)先執(zhí)行植入制程 384的成長(zhǎng)制程中所觀(guān)察到的速率，該半導(dǎo)體合金層的成長(zhǎng)速率降低。因此，通過(guò)選擇適當(dāng) 的植入制程384的參數(shù)，在所植入的表面區(qū)域可以依照意愿調(diào)整該半導(dǎo)體合金層的成長(zhǎng)速 率。
[0112] 在實(shí)行雜質(zhì)植入制程384之后，移除該掩模336并沉積半導(dǎo)體合金層304。該半導(dǎo) 體合金層304較佳地包括硅鍺合金。較佳地是以使用舉例而言一種發(fā)展完備的技術(shù)（譬如 參考以上各者之一）的單一沉積制程來(lái)沉積該半導(dǎo)體合金層304。
[0113] 依據(jù)圖3b所示的具體實(shí)施例，該植入制程384的參數(shù)被調(diào)整來(lái)使得成長(zhǎng)在有源區(qū) 域302a和有源區(qū)域302c的該半導(dǎo)體合金層304的部分具有相等的厚度。在此方法中，均 勻的半導(dǎo)體合金層304可以成長(zhǎng)成具有遍布整個(gè)半導(dǎo)體結(jié)構(gòu)300的表面的實(shí)質(zhì)上恒定的厚 度。
[0114] 圖3b顯不沉積在有源區(qū)域302a的半導(dǎo)體合金層的部分的表面位在和沉積在有源 區(qū)域302c的半導(dǎo)體合金層的部分的表面實(shí)質(zhì)上相同的平面P。還顯示在圖3b中的是半導(dǎo) 體合金層304的膨起部分304b包含形成在對(duì)應(yīng)于有源區(qū)域302a、302c和分離區(qū)域302b之 間的邊界的凸塊。因?yàn)檫x擇性植入，沉積在有源區(qū)域302a上的半導(dǎo)體合金層304的部分的 成長(zhǎng)速率相對(duì)于沉積在有源區(qū)域302c上的部分的成長(zhǎng)速率被降低。這避免形成在有源區(qū) 域302a的相對(duì)側(cè)的凸塊304b彼此交互作用并增加不想要的該半導(dǎo)體合金層304的蘑菇頭 形狀。
[0115] 因此，通過(guò)使用發(fā)展完備的單一步驟沉積制程，可以成長(zhǎng)高度共形（conformal) 的均勻半導(dǎo)體合金層304在含有不同尺寸的有源區(qū)域的半導(dǎo)體結(jié)構(gòu)的表面上。
[0116] 若需要，植入制程384可以在半導(dǎo)體合金層的預(yù)定位置具有比其他位置大的厚度 的方式下使用掩模336來(lái)實(shí)行。
[0117] 圖2c顯示在半導(dǎo)體結(jié)構(gòu)制造流程中接續(xù)圖2b所示的階段之后的階段。又指出顯 示在圖2c至圖2e中的制造階段也可以接續(xù)在依據(jù)圖3a和圖3b所示的具體實(shí)施例的制造 階段之后。
[0118] 如圖2c所示，在沉積該半導(dǎo)體合金層204之后，一個(gè)或多個(gè)清潔程序282被執(zhí)行 以清潔該半導(dǎo)體結(jié)構(gòu)200的表面。如上所述，清潔程序282可以包含本【技術(shù)領(lǐng)域】中現(xiàn)有的 任何清潔程序的組合。舉例而言，清潔程序282可以包含一個(gè)或多個(gè)濕式蝕刻。替代地或 額外地，清潔程序282可以包含干式蝕刻。如上所述，執(zhí)行清潔程序282是為了幫助形成好 質(zhì)量的柵極絕緣層在該半導(dǎo)體合金層204的表面上。
[0119] 已發(fā)現(xiàn)用植入制程284植入在半導(dǎo)體層202中的雜質(zhì)的存在造成在清潔程序282 之后的半導(dǎo)體合金層204的厚度波動(dòng)相對(duì)于沉積在未接受植入制程284的半導(dǎo)體層202上 的半導(dǎo)體合金層204顯著的降低。
[0120] 圖4b所示的條形圖比較具有不同厚度且成長(zhǎng)在存在以及不存在由植入制程284 或384植入的雜質(zhì)下的半導(dǎo)體合金層的厚度波動(dòng)。該實(shí)驗(yàn)是通過(guò)以不同的厚度在結(jié)晶硅襯 底上沉積硅鍺合金層來(lái)實(shí)行。
[0121] 垂直軸呈現(xiàn)以埃(Angstroms，A)表示的厚度分布的標(biāo)準(zhǔn)偏差。長(zhǎng)條420a到420d 是關(guān)于在成長(zhǎng)80 A厚的薄膜之后所獲得的半導(dǎo)體合金層、長(zhǎng)條422a到422d是關(guān)于在成長(zhǎng) 90 A厚的薄膜之后所獲得的半導(dǎo)體合金層、以及長(zhǎng)條424a到424d是關(guān)于在成長(zhǎng)1〇〇 A厚的 薄膜之后所獲得的半導(dǎo)體合金層。長(zhǎng)條420a (420b)、422a (422b)和424a (424b)是關(guān)于在 植入制程284或384之后所成長(zhǎng)（沒(méi)有先前植入制程而成長(zhǎng)）的半導(dǎo)體合金層，并顯示沉 積后的薄膜的厚度分布，也就是在執(zhí)行清潔程序282之前。長(zhǎng)條420c (420d)、422c (422d) 和424c (424d)是關(guān)于在植入制程284或384之后所成長(zhǎng)（沒(méi)有先前植入制程而成長(zhǎng)）的 半導(dǎo)體合金層，并顯示在執(zhí)行清潔程序282之后的薄膜的厚度分布。
[0122] 如圖4b所示，植入制程284或384不會(huì)在沉積之后直接劇烈地影響半導(dǎo)體合金層 的厚度分布，舉例而言，是和沒(méi)有先執(zhí)行植入制程284或384而以相同厚度成長(zhǎng)的層比較。 然而，所植入的雜質(zhì)的效果在執(zhí)行清潔程序282之后被證明。在所有的沉積厚度，如果已經(jīng) 先執(zhí)行植入制程284或384,半導(dǎo)體合金層的厚度分布證實(shí)是顯著的小于沒(méi)有先實(shí)行植入 制程284或384而沉積的情況。特別是，在沉積的厚度是100 A的情況，植入制程284或384 可以在清潔程序282之后將半導(dǎo)體合金層的厚度分布降低約70%，如長(zhǎng)條424c和424d所 /_J、1 〇
[0123] 因此，雜質(zhì)植入制程284或384除了降低沉積在半導(dǎo)體層202上的半導(dǎo)體合金層 204的成長(zhǎng)速率之外，還造成半導(dǎo)體合金層204對(duì)在半導(dǎo)體合金層204的沉積之后所執(zhí)行的 表面清潔程序282更有回復(fù)力并且較不敏感。
[0124] 通過(guò)利用這個(gè)效果，本發(fā)明提供一種便利且節(jié)約成本的方法，用于在接續(xù)在完成 半導(dǎo)體合金層的沉積后的全部清潔程序之后，改善該半導(dǎo)體合金層204(例如，硅鍺合金 層）的均勻性。這是高度需要的，因?yàn)殡m然直接接在沉積之后的厚度均勻性可以通過(guò)使用 例如高度共形成長(zhǎng)方法來(lái)相對(duì)良好的控制，目前還不可能在清潔之后降低通道半導(dǎo)體合金 層的厚度分布。更為均勻的半導(dǎo)體合金層（例如，硅鍺合金層）造成FET的閾值電壓能以 高準(zhǔn)確度來(lái)控制并且改善FET的效能。
[0125] 在執(zhí)行清潔程序282之后，半導(dǎo)體結(jié)構(gòu)200的制造接著是以參考圖lc所敘述的傳 統(tǒng)方法來(lái)繼續(xù)。
[0126] 圖2d顯示接續(xù)在如圖2c所示的階段之后的制造過(guò)程的階段中的半導(dǎo)體結(jié)構(gòu)200。 在執(zhí)行清潔程序282之后，形成晶體管250的柵極結(jié)構(gòu)260,如參考圖lc所敘述者。依據(jù)一 具體實(shí)施例，該晶體管250是FET。
[0127] 該柵極電極結(jié)構(gòu)260包含柵極電極材料262,其可以包含硅，舉例而言，多晶硅。再 者，該柵極電極結(jié)構(gòu)260設(shè)置有介電絕緣層261在該柵極電極材料262和在半導(dǎo)體層202 的有源區(qū)域202a中的晶體管的通道區(qū)域之間。該柵極電極結(jié)構(gòu)260較佳的是依據(jù)HKMG技 術(shù)來(lái)形成，且特別是依據(jù)先柵極HKMG技術(shù)。
[0128] 因?yàn)橹踩胫瞥?84,晶體管250的柵極結(jié)構(gòu)260形成在其上的半導(dǎo)體合金層204 在整個(gè)有源區(qū)域202a上沒(méi)有顯現(xiàn)顯著的厚度變化。特別是，半導(dǎo)體合金層204曝露一個(gè)實(shí) 質(zhì)上平坦的表面204u，即使在已經(jīng)執(zhí)行清潔程序282之后。因此，對(duì)比于如圖lc所示的本

【技術(shù)領(lǐng)域】中現(xiàn)有的方法，柵極結(jié)構(gòu)260可以形成在均勻的、實(shí)質(zhì)上平坦的半導(dǎo)體合金層204 上。
[0129] 圖2e顯示接續(xù)在如圖2d所示的階段之后的制造過(guò)程的進(jìn)一步階段中的半導(dǎo)體結(jié) 構(gòu) 200。
[0130] 在形成柵極電極結(jié)構(gòu)260之后，可以執(zhí)行一個(gè)或多個(gè)植入制程來(lái)形成包含在源極 或漏極區(qū)域251中的高度摻雜的延伸區(qū)域251e，如圖2e所示。因此，定義了晶體管250的 通道區(qū)域255。該通道區(qū)域255包含部分的半導(dǎo)體合金層204。
[0131] 接著，可以擴(kuò)大該柵極電極260的間隔物結(jié)構(gòu)263且實(shí)行第二植入制程以定義深 井區(qū)域（deep region) 251d。之后，可以施加適當(dāng)?shù)耐嘶鹬瞥桃詫?duì)植入制程所引起的傷害進(jìn) 行再結(jié)晶并激發(fā)摻雜的作用劑（agent)。這樣完成了晶體管250的源極和漏極區(qū)域251的 形成。
[0132] 耐火金屬層（未圖不）隨后被沉積到該半導(dǎo)體結(jié)構(gòu)200的表面上。該耐火金屬較 佳地包含鎳。在沉積該耐火金屬層之后，施加一硅化制程（例如，熱處理），造成形成金屬 半導(dǎo)體層262b在該柵極電極260的上緣以及金屬半導(dǎo)體層253在對(duì)應(yīng)的源極/漏極區(qū)域 251。金屬半導(dǎo)體層253和262b較佳的是硅鎳層，雖然他們可包含其他物種。
[0133] 如圖2e所示，在形成硅化物層253和262b之后，應(yīng)力材料層220被沉積到該半導(dǎo) 體結(jié)構(gòu)200的表面上。接著，以400到500°C范圍的溫度施加 UV固化制程。
[0134] 中介介電層230接著被沉積到該應(yīng)力材料層220上。然后施加蝕刻制程，舉例而 言，透過(guò)圖案化掩模234以形成通孔開(kāi)口 272和274。開(kāi)口 272將接觸源極和漏極區(qū)域251 的金屬半導(dǎo)體層253的預(yù)定部分曝露出來(lái)。另一方面，開(kāi)口 274將接觸該柵極電極材料262 的金屬半導(dǎo)體層262b的預(yù)定部分曝露出來(lái)。
[0135] 最后，可以金屬，例如鎢，填充該通孔開(kāi)口 272和274以形成到源極和漏極區(qū)域和 到該晶體管250的柵極電極材料的電性接觸。
[0136] 本發(fā)明實(shí)現(xiàn)了外延成長(zhǎng)在結(jié)晶半導(dǎo)體層上的薄半導(dǎo)體合金層的改良。本發(fā)明是依 靠在實(shí)行該半導(dǎo)體合金薄膜的沉積之前植入適當(dāng)?shù)碾s質(zhì)物種。該植入的物種造成半導(dǎo)體合 金層對(duì)于在沉積之后實(shí)施在該裝置表面上的濕式或干式蝕刻是較為穩(wěn)定的。因此，在執(zhí)行 半導(dǎo)體合金薄膜沉積之后所需要的清潔程序之后，如果該薄膜是在執(zhí)行植入制程之后沉積 的，可以實(shí)質(zhì)上增加該半導(dǎo)體合金薄膜的厚度均勻性。另一方面，某些植入的雜質(zhì)已經(jīng)被發(fā) 現(xiàn)會(huì)降低該半導(dǎo)體合金層的成長(zhǎng)速率。因此，通過(guò)選擇性地植入適當(dāng)?shù)碾s質(zhì)在晶圓的預(yù)定 部分，可以使用單一的沉積步驟來(lái)形成具有能夠依照意愿局部調(diào)整厚度的半導(dǎo)體合金層。
[0137] 本發(fā)明是特別有益于，但不限于，包含用于調(diào)制晶體管的功函數(shù)的通道硅鍺層的 FET的制造。舉例而言，這需要使用從32nm技術(shù)開(kāi)始的HKMG技術(shù)來(lái)實(shí)現(xiàn)，特別是先柵極 HKMG方法。該硅鍺層也有利于引入壓應(yīng)力組件到P通道FET的通道區(qū)域中。然而，本發(fā)明 不限于次-45nm之下的技術(shù)或是HKMG技術(shù)，而可以應(yīng)用到所有的半導(dǎo)體制造方法。
[0138] 所請(qǐng)求的在該半導(dǎo)體合金層的外延成長(zhǎng)之后的雜質(zhì)植入的順序可以被實(shí)行在FET 或M0SFET的制造流程中的不同階段。例如，可以在制造階段中非常初始的基段實(shí)行該順序 在一空白晶圓上，在定義該有源區(qū)域和分隔區(qū)域之前。另外，該順序可以被實(shí)行在定義該有 源區(qū)域之后和形成柵極電極之前。
[0139] 應(yīng)了解到本發(fā)明不限于在通道區(qū)域包含半導(dǎo)體合金層（例如，硅鍺層）的晶體 管。相反的，本發(fā)明可以應(yīng)用到其制造流程需要外延成長(zhǎng)半導(dǎo)體合金層到半導(dǎo)體表面上 (例如在硅表面上成長(zhǎng)硅鍺層）的所有半導(dǎo)體裝置。舉例而言，本發(fā)明可以被應(yīng)用到例如 Si-SiGe-Si技術(shù)的三明治結(jié)構(gòu)。另外，本發(fā)明可以有利地被實(shí)現(xiàn)在硅鍺裝置中，只要硅鍺層 被外延沉積到半導(dǎo)體表面上，例如娃表面。
[0140] 以上所述的具體實(shí)施例僅是說(shuō)明性的，因?yàn)楸景l(fā)明可以以不同的但等效的方式修 改和實(shí)施，這些方式對(duì)于獲得這里講授的益處的本領(lǐng)域的技術(shù)人員是顯然的。舉例而言，可 以不同的順序?qū)嵭兴龅闹瞥滩襟E。此外，除在權(quán)利要求書(shū)中描述的之外，不打算限制這里 表示的構(gòu)造或設(shè)計(jì)的細(xì)節(jié)。因此證實(shí)，以上公開(kāi)的具體實(shí)施例可以改變或修改，并且所有這 樣的變化認(rèn)為在本發(fā)明的范圍和精神內(nèi)。因而，這里尋求的保護(hù)在權(quán)利要求書(shū)中敘述。
【權(quán)利要求】
1. 一種形成晶體管結(jié)構(gòu)的方法，包括： 提供半導(dǎo)體層； 植入雜質(zhì)離子到該半導(dǎo)體層；以及 在實(shí)行該雜質(zhì)離子植入之后，形成半導(dǎo)體合金層在該半導(dǎo)體層的表面上。
2. 如權(quán)利要求1所述的方法，還包括在植入該雜質(zhì)離子之后并在形成該半導(dǎo)體合金層 之前，對(duì)該晶體管結(jié)構(gòu)進(jìn)行退火。
3. 如權(quán)利要求2所述的方法，其中，該退火是在大約650 - 1050°C的溫度范圍內(nèi)實(shí)行。
4. 如權(quán)利要求1所述的方法，其中，該雜質(zhì)離子是植入在該半導(dǎo)體層中存在有掩模屏 蔽的預(yù)定表面的部分。
5. 如權(quán)利要求1所述的方法，還包括： 在該半導(dǎo)體層中定義有源區(qū)域；以及 形成井結(jié)構(gòu)在該半導(dǎo)體層的該有源區(qū)域中。
6. 如權(quán)利要求1所述的方法，還包含在沉積該半導(dǎo)體合金層之后，清潔該晶體管結(jié)構(gòu) 的表面。
7. 如權(quán)利要求6所述的方法，其中，該清潔包含濕式蝕刻。
8. 如權(quán)利要求6所述的方法，其中，該清潔包含干式蝕刻。
9. 如權(quán)利要求6所述的方法，還包含在該清潔之后，形成柵極電極結(jié)構(gòu)在該半導(dǎo)體合 金層上。
10. 如權(quán)利要求9所述的方法，其中，該柵極電極結(jié)構(gòu)是根據(jù)先柵極的高k/金屬柵方法 來(lái)形成。
11. 如權(quán)利要求9所述的方法，還包含形成漏極和源極區(qū)域在該井結(jié)構(gòu)中，從而定義在 該漏極區(qū)域和該源極區(qū)域之間的晶體管通道區(qū)域。
12. 如權(quán)利要求11所述的方法，其中，該晶體管的該通道區(qū)域包含一部分的該半導(dǎo)體 合金層。
13. 如權(quán)利要求1所述的方法，其中，該半導(dǎo)體層包含結(jié)晶硅。
14. 如權(quán)利要求1所述的方法，其中，該半導(dǎo)體合金層包含硅鍺合金。
15. 如權(quán)利要求1所述的方法，其中，該半導(dǎo)體合金層具有4-10nm范圍內(nèi)的厚度。
16. 如權(quán)利要求1所述的方法，其中，該半導(dǎo)體合金層是由外延沉積到該半導(dǎo)體層的該 表面上的方式來(lái)形成。
17. 如權(quán)利要求1所述的方法，其中，該植入的雜質(zhì)離子的物種包含中性物種。
18. 如權(quán)利要求1所述的方法，其中，該植入的雜質(zhì)離子的物種包含氖、氬和鍺中的至 少一個(gè)。
19. 如權(quán)利要求1所述的方法，其中，該植入的雜質(zhì)離子的物種包含能夠影響該晶體管 結(jié)構(gòu)的閾值電壓電平的物種。
20. 如權(quán)利要求1所述的方法，其中，該植入的雜質(zhì)離子的物種包含氟或氮的至少一 個(gè)。
21. 如權(quán)利要求1所述的方法，其中，該雜質(zhì)離子是在5-lOkeV范圍內(nèi)的能量下植入。
22. 如權(quán)利要求1所述的方法，其中，形成該半導(dǎo)體合金層的該步驟包含外延成長(zhǎng)該半 導(dǎo)體合金層到該半導(dǎo)體層的該表面上。
23. 如權(quán)利要求1所述的方法，其中，在植入該雜質(zhì)離子時(shí)，植入劑量是在1015到 3xl015cnT 2的范圍內(nèi)。
24. -種半導(dǎo)體結(jié)構(gòu)，包括： 半導(dǎo)體層； 至少一第一和一第二有源區(qū)域，形成在該半導(dǎo)體層中并適用于分別形成第一裝置和第 二裝置的一部分，該第一有源區(qū)域的尺寸小于該第二有源區(qū)域的尺寸，該第一有源區(qū)域包 含預(yù)定物種的植入雜質(zhì)；以及 半導(dǎo)體合金層，外延形成在該半導(dǎo)體層上，該半導(dǎo)體合金層形成在該第一有源區(qū)域上 的部分具有和該半導(dǎo)體合金層形成在該第二有源區(qū)域上的部分實(shí)質(zhì)上相同的厚度。
25. 如權(quán)利要求24所述的半導(dǎo)體結(jié)構(gòu)，其中，該雜質(zhì)物種包含氖、氬、鍺、氟和氮中的至 少一個(gè)。
26. 如權(quán)利要求24所述的半導(dǎo)體結(jié)構(gòu)，還包括： 第一晶體管，部分形成在該第一有源區(qū)域中且部分形成在該第一有源區(qū)域上，該半導(dǎo) 體合金層的第一部分被包含在該第一晶體管的通道區(qū)域中；以及 第二晶體管，部分形成在該第二有源區(qū)域中且部分形成在該第二有源區(qū)域上，該半導(dǎo) 體合金層的第二部分被包含在該第二晶體管的通道區(qū)域中。
【文檔編號(hào)】H01L21/265GK104299910SQ201410336601
【公開(kāi)日】2015年1月21日 申請(qǐng)日期:2014年7月15日 優(yōu)先權(quán)日:2013年7月15日
【發(fā)明者】R·嚴(yán), J·舍尼凱斯, J·亨治爾 申請(qǐng)人:格羅方德半導(dǎo)體公司