性能增強的背面感測生物場效應(yīng)晶體管的制作方法
【專利摘要】本發(fā)明提供一種生物場效應(yīng)晶體管（BioFET）和制造BioFET器件的方法。該方法包括：使用與互補金屬氧化物半導(dǎo)體（CMOS）工藝兼容或者互補金屬氧化物半導(dǎo)體工藝特有的一種或多種工藝步驟來形成BioFET。BioFET器件包括襯底、具有鄰近溝道區(qū)的處理層的晶體管結(jié)構(gòu)、隔離層、以及位于處理層上的隔離層的開口中的介電層。介電層和處理層設(shè)置在晶體管的與柵極結(jié)構(gòu)相對的側(cè)面上。處理層可以是輕摻雜的溝道層或者耗盡層。本發(fā)明還提供了一種性能增強的背面感測生物場效應(yīng)晶體管。
【專利說明】性能增強的背面感測生物場效應(yīng)晶體管
[0001]相關(guān)申請
[0002]本申請要求于2013年3月14日提交的標(biāo)題為“Backside Sensing B1FET withEnhanced Performance”的第61/785，055號美國臨時專利申請的優(yōu)先權(quán),其全部內(nèi)容結(jié)合于此作為參考。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及生物傳感器和用于形成生物芯片的方法。本發(fā)明尤其涉及具有生物傳感器和射流器件的生物芯片及其形成方法。

【背景技術(shù)】
[0004]生物傳感器是用于感測和探測生物分子的器件，并且基于電子、電化學(xué)、光學(xué)以及機械探測原理進(jìn)行操作。包括晶體管的生物傳感器是電感測電荷、光子、以及生物實體或生物分子的機械特性的傳感器。可以通過探測生物實體或生物分子本身，或者經(jīng)由指定的反應(yīng)物和生物實體/生物分子之間的相互作用和反應(yīng)來執(zhí)行探測?？梢允褂冒雽?dǎo)體工藝來制造這樣的生物傳感器，該生物傳感器可以快速地轉(zhuǎn)換電信號，并且可以容易地應(yīng)用于集成電路(IC)和微機電系統(tǒng)(MEMS)。
[0005]生物芯片實質(zhì)上是可以執(zhí)行成百上千個同時發(fā)生的生物化學(xué)反應(yīng)的小型實驗室。生物芯片可以探測特定生物分子、測量它們的特性、處理信號以及甚至可以直接分析數(shù)據(jù)。生物芯片使得研究者能夠快速地拍攝數(shù)量較少的大量生物分析物，用于從疾病診斷到生物恐怖劑的探測的多種目的。先進(jìn)的生物芯片使用多個生物傳感器連同微射流技術(shù)，以集成反應(yīng)、感測和采樣管理。B1FET (生物場效應(yīng)晶體管或者生物有機場效應(yīng)晶體管)是一種類型的生物傳感器，包括用于電感測生物分子或生物實體的晶體管。雖然B1FET在很多方面都是有利的，但是例如由于半導(dǎo)體制造工藝之間的兼容性問題、生物應(yīng)用、對半導(dǎo)體制造工藝的約束和/或限制、電信號和生物應(yīng)用的靈敏度和分辨率和/或由實現(xiàn)大規(guī)模集成(LSI)處理產(chǎn)生的其他挑戰(zhàn)，導(dǎo)致在它們的制造和/或操作中產(chǎn)生挑戰(zhàn)。


【發(fā)明內(nèi)容】

[0006]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種生物場效應(yīng)晶體管(B1FET)器件，包括:襯底；晶體管結(jié)構(gòu)，在所述襯底中具有位于源極區(qū)、漏極區(qū)以及有源區(qū)上方的柵極結(jié)構(gòu)，所述有源區(qū)包括溝道區(qū)和處理層；隔離層，位于所述襯底的與所述柵極結(jié)構(gòu)相對的側(cè)面上，所述隔離層在所述晶體管結(jié)構(gòu)的所述有源區(qū)處具有開口 ；以及介電層，位于所述開口中。
[0007]在該B1FET器件中，所述處理層是輕摻雜層。
[0008]在該B1FET器件中，所述處理層包括摻雜類型與所述溝道區(qū)中的摻雜物相反的摻雜物。
[0009]在該B1FET器件中，所述處理層包括氫。
[0010]該B1FET器件進(jìn)一步包括:金屬冠結(jié)構(gòu)，位于所述隔離層上方并且至少部分地覆蓋所述開口的側(cè)壁。
[0011]在該B1FET器件中，所述介電層包括氧化鋁、氧化鈦、氧化鉿、氧化鉭、氧化錫或它們的組合。
[0012]該B1FET器件進(jìn)一步包括:設(shè)置在所述隔離層上的射流溝道。
[0013]該B1FET器件進(jìn)一步包括:多層互連件(MLI)，在所述襯底中設(shè)置在所述襯底的與所述柵極結(jié)構(gòu)相同的側(cè)面上。
[0014]在該B1FET器件中，經(jīng)由所述MLI上方的鈍化層，將載體襯底接合至所述襯底上。
[0015]根據(jù)本發(fā)明的另一方面，提供了一種制造B1FET器件的方法，包括:在半導(dǎo)體襯底上形成晶體管，其中，所述晶體管包括形成在所述半導(dǎo)體襯底的第一側(cè)面上的柵極結(jié)構(gòu)和介于源極區(qū)和漏極區(qū)之間的有源區(qū)；在設(shè)置在所述半導(dǎo)體襯底的第二側(cè)面上的隔離層中蝕刻開口，所述開口暴露所述晶體管的有源區(qū)；通過所述開口的底部，將摻雜物嵌入所述晶體管的有源區(qū)中以形成處理層；以及在所述處理層上沉積介電層。
[0016]在該方法中，嵌入所述摻雜物包括:注入導(dǎo)電性與所述有源區(qū)中的摻雜物相反的慘雜物。
[0017]在該方法中，嵌入所述摻雜物進(jìn)一步包括:形成注入掩模；激活所述摻雜物；以及去除所述注入掩模。
[0018]在該方法中，嵌入所述摻雜物包括:當(dāng)所述晶體管是η型晶體管時，注入氫或氘。
[0019]在該方法中，嵌入所述摻雜物包括:在所述開口中形成重?fù)诫s的犧牲介電層；使摻雜物從所述犧牲介電層擴散至所述有源區(qū)；以及去除所述犧牲介電層。
[0020]該方法進(jìn)一步包括:在氧或氫/氘環(huán)境中對所述半導(dǎo)體襯底進(jìn)行退火。
[0021]該方法進(jìn)一步包括:減薄所述半導(dǎo)體襯底；以及在所述半導(dǎo)體襯底的第二側(cè)面上沉積隔尚層。
[0022]在該方法中，所述半導(dǎo)體襯底是SOI襯底，并且所述減薄至少部分地去除掩埋氧化物層。
[0023]該方法進(jìn)一步包括:在所述介電層上方形成金屬冠結(jié)構(gòu)，所述金屬冠結(jié)構(gòu)的一部分覆蓋所述隔離層的一部分；以及在所述金屬冠結(jié)構(gòu)上接合受體，其中，所述受體選自由酶、抗體、配體、受體、縮氨酸、核苷酸、器官細(xì)胞、生物體和組織片段所構(gòu)成的組。
[0024]根據(jù)本發(fā)明的又一方面，提供了一種器件，包括:多個第一 B1FET，每個所述第一B1FET都包括:有源區(qū)，位于源極區(qū)和漏極區(qū)之間以及柵極結(jié)構(gòu)下方，所述有源區(qū)包括溝道區(qū)和第一處理層，并且所述溝道區(qū)鄰接所述柵極結(jié)構(gòu)；和介電層，設(shè)置在所述第一處理層的與所述溝道區(qū)相對的側(cè)面上；其中，所述第一處理層包括第一濃度的第一摻雜物；以及多個第二 B1FET，每個所述第二 B1FET都包括:有源區(qū)，位于源極區(qū)和漏極區(qū)之間以及柵極結(jié)構(gòu)下方，所述有源區(qū)包括溝道區(qū)和第二處理層，并且所述溝道區(qū)鄰接所述柵極結(jié)構(gòu)；和介電層，設(shè)置在所述第二處理層的與所述溝道區(qū)相對的側(cè)面上；其中，所述第二處理層包括第二濃度的第二摻雜物。
[0025]在該器件中，所述第一 B1FET是η型晶體管，并且所述第二摻雜物是氫，以及所述第二 B1FET是P型晶體管，并且所述第二摻雜物是硼。

【專利附圖】

【附圖說明】
[0026]當(dāng)結(jié)合附圖進(jìn)行讀取時，通過以下詳細(xì)說明來最好地理解本發(fā)明的多個方面。應(yīng)該強調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，多種部件沒有按比例繪制。實際上，為了論述的清楚起見，多種部件的尺寸可以任意增加或減小。
[0027]圖1是根據(jù)本發(fā)明的一個或多個方面的B1FET器件的實施例的截面圖。
[0028]圖2A和圖2B是根據(jù)本發(fā)明的一個或多個方面制造B1FET器件的方法的多種實施例的流程圖。
[0029]圖3至圖14是根據(jù)本發(fā)明所構(gòu)造的B1FET器件的多種實施例的截面圖。

【具體實施方式】
[0030]應(yīng)該理解，以下
【發(fā)明內(nèi)容】
提供用于實現(xiàn)本發(fā)明的不同特征的多個不同實施例或?qū)嵗?。以下描述部件和布置的特定實例，以簡化本發(fā)明。當(dāng)然，這些僅是實例并且不用于進(jìn)行限定。而且，以下說明書中的第一部件形成在第二部件上方或上可以包括以直接接觸的方式形成的第一部件和第二部件的實施例，并且還可以包括可以形成介于第一部件和第二部件之間的附加部件，使得第一部件和第二部件可以不直接接觸的實施例。而且，所提及的諸如“頂部”、“前面”、“底部”和“背面”的關(guān)系術(shù)語用于提供元件之間的相對關(guān)系并且不旨在暗示任何絕對方向。為了簡單和清楚起見，多種部件可以按照不同比例任意繪制。
[0031]在B1FET中，通過用作表面受體的固定的探針分子的生物或生物化學(xué)兼容層或者生物功能層來代替MOSFET (金屬氧化物半導(dǎo)體場效應(yīng)晶體管)的柵極，從而控制其源極接觸件和漏極接觸件之間的半導(dǎo)體的導(dǎo)電性。本質(zhì)上，B1FET是具有半導(dǎo)體傳感器的場效應(yīng)生物傳感器。B1FET的優(yōu)點是具有無標(biāo)記操作(label-free operat1n)的前景。B1FET的使用避免了昂貴和耗時的標(biāo)記操作，諸如，通過熒光或放射性探針標(biāo)記分析物。
[0032]目標(biāo)生物分子或生物實體與柵極或固定在B1FET的柵極上的受體分子接合來調(diào)節(jié)B1FET的導(dǎo)電性。當(dāng)目標(biāo)生物分子或生物實體被接合到柵極或固定受體上時，通過柵極電勢來改變B1FET的漏電流，其取決于被接合目標(biāo)的類型和數(shù)量。漏電流的改變可以進(jìn)行測量并且用于確定受體和目標(biāo)生物分子或生物分子本身之間的接合(bonding)的類型和數(shù)量。多種受體可以用于功能化(funct1nalize) B1FET的柵極,諸如離子、酶、抗體、配體、受體、縮氨酸、寡核苷酸、器官細(xì)胞、生物體和組織片段。例如，為了探測ssDNA(單鏈脫氧核糖核酸)，可以通過固定互補ssDNA鏈來功能化B1FET的柵極。而且，為了探測諸如腫瘤標(biāo)志物的多種蛋白質(zhì)，可以通過單克隆抗體來功能化B1FET的柵極。
[0033]生物傳感器的一個實例具有作為連接至B1FET的柵極的浮柵的頂部的感測表面。浮柵通過金屬互連線和通孔(或多層互連件，MLI)的疊層連接到B1FET的柵極結(jié)構(gòu)。柵電極上方的多種金屬層還可能導(dǎo)致在MLI形成工藝期間被天線效應(yīng)損害。在這樣的B1FET中，在最后(頂部)金屬層的外表面或者在MLI的頂部上形成的介電表面處發(fā)生電位調(diào)節(jié)反應(yīng)，并且由B1FET間接地感測該電位調(diào)節(jié)反應(yīng)。因為與MLI相關(guān)的寄生電容，所以器件的靈敏度低于其他生物傳感器。結(jié)果，通常指定感測板尺寸，使得在感測板上可以發(fā)生充足可探測數(shù)量的電位調(diào)節(jié)反應(yīng)。最小感測板尺寸相應(yīng)地限制B1FET密度。
[0034]在另一個實例中，生物分子直接地或通過受體接合至B1FET的柵極或柵極電介質(zhì)上。這些“直接感測”B1FET在沒有與MLI相關(guān)的寄生電容的情況下直接感測目標(biāo)生物分子。其構(gòu)造要求去除B1FET上方的MLI材料以形成感測阱，并且使柵電極或柵極電介質(zhì)暴露于發(fā)生電位調(diào)節(jié)表面反應(yīng)的射流環(huán)境中。這些B1FET比浮柵類型更加敏感，但是由于多種原因，構(gòu)造這些B1FET具有挑戰(zhàn)性。被蝕刻的感測阱具有高縱橫比，例如，30以上，所以通常通過高能量等離子體蝕刻來執(zhí)行該蝕刻。感測阱的高縱橫比還限制被蝕刻的感測阱的輪廓。由于電荷所產(chǎn)生的損害，高能量等離子體蝕刻可能損害柵電極。嘗試減小感測阱的高縱橫比以使蝕刻更加容易導(dǎo)致將金屬層的數(shù)量限制到一或兩個金屬層。金屬層的減少限制了器件的互連布線和集成選項，例如，用于控制B1FET的電路的數(shù)量和類型。因為未對準(zhǔn)可能暴露MLI環(huán)繞感測阱的金屬，或者導(dǎo)致感測表面面積小于設(shè)計的面積，工藝對對準(zhǔn)也非常敏感。
[0035]在另一個實例中，接近襯底的背面上的柵極放置生物分子。在該實例中，通過將襯底的背面作為射流柵極，在溝道區(qū)的背面上形成柵極和感測表面。該實例避免了必須蝕刻穿過多層互連件并且緊鄰柵極放置生物分子的困難以比浮柵生物傳感器具有更高的靈敏度。該類型的B1FET被稱為背面感測(BSS)B1FET。本發(fā)明的多種實施例涉及BSS B1FET,其包括介于源極和漏極之間的柵極下方的有源區(qū)中的摻雜濃度梯度和/或緊鄰射流柵極的有源區(qū)表面的表面處理。這樣的摻雜濃度梯度允許BSS B1FET的電特性調(diào)節(jié)。有源區(qū)包括緊鄰射流柵極的處理層和溝道區(qū)。摻雜濃度梯度可以是通過將不同導(dǎo)電類型的摻雜物從溝道區(qū)的其余部分添加到溝道區(qū)的處理層或者通過使溝道區(qū)中的薄處理層中的摻雜物去活性所形成的輕摻雜層或耗盡層。表面處理還包括在氧或氫環(huán)境下進(jìn)行退火。
[0036]圖1是背面感測(BSS)Bi0FETlOO的示意圖。半導(dǎo)體器件100包括形成在襯底114上的柵極結(jié)構(gòu)102。柵極結(jié)構(gòu)102是用于BSS B1FET的背柵。襯底114進(jìn)一步包括源極區(qū)104、漏極區(qū)106以及介于源極區(qū)104和漏極區(qū)106之間的有源區(qū)108 (例如，包括溝道區(qū))?？梢允褂煤线mCMOS加工技術(shù)形成柵極結(jié)構(gòu)102、源極區(qū)104、漏極區(qū)106以及有源區(qū)108。柵極結(jié)構(gòu)102、源極區(qū)104、漏極區(qū)106以及有源區(qū)108形成FET。有源區(qū)108緊鄰背面的一部分是處理層107，從而可以是輕摻雜的溝道層或者耗盡層。處理層107可以包括在有源區(qū)108的其余部分中未找到的摻雜物。例如，對于n-MOS，可以用砷或磷摻雜處理層107。對于p-MOS，可以用硼摻雜處理層107。處理層107可以包括傾向于使摻雜物去活性的中和物質(zhì)，例如，使硼去活性的氫?？梢酝ㄟ^退火以修復(fù)懸掛鍵或減少引入缺陷的等離子體來形成處理層107。在氧或臭氧的氧氣氛中的退火會修復(fù)懸掛鍵。氫或氘的氫氣氛中的退火會減少可移動離子和界面陷阱以防止等離子體導(dǎo)致的損害。
[0037]與柵極結(jié)構(gòu)102相比，隔離層110設(shè)置在襯底114的相對側(cè)上。隔離層110可以是絕緣體上硅(SOI)襯底的掩埋氧化物(BOX)層。隔離層110中的開口與有源區(qū)108基本對準(zhǔn)。在有源區(qū)108的背面上介電層124設(shè)置在開口的底部上。介電層124用作用于射流柵極的柵極電介質(zhì)，并且覆蓋處理層107的表面以及源極和漏極(106/104)未被隔離層110覆蓋的任何部分。
[0038]在一些實施例中，金屬冠結(jié)構(gòu)126設(shè)置在介電層124上方并且至少部分地覆蓋隔離層110的側(cè)壁。當(dāng)使用金屬冠結(jié)構(gòu)126時，該金屬冠結(jié)構(gòu)126是用于探測生物分子或生物實體的感測表面。金屬冠結(jié)構(gòu)126的面積大于介電層124，并且由此可以容納更多電勢調(diào)節(jié)反應(yīng)。在一些實施例中，金屬冠結(jié)構(gòu)126延伸到在隔離層110中的開口的頂部拐角上方，并且部分地覆蓋隔離層110。在特定實施例中，在金屬冠結(jié)構(gòu)126上接合或放大多個受體，以提供用于探測生物分子或生物實體的部位。在其他實施例中，金屬冠結(jié)構(gòu)126表面用于將具有特定親和力的生物分子或生物實體128接合到金屬材料。用于金屬冠結(jié)構(gòu)126的含金屬材料包括鉭、氮化鉭、鈮、氮化鎢、氧化釕或它們的組合。還可以使用包括金和鉬的其他金屬。根據(jù)一些實施例，用于金屬冠結(jié)構(gòu)126的材料是歐姆金屬(ohmic metal)。半導(dǎo)體器件100包括經(jīng)由金屬冠結(jié)構(gòu)126與源極區(qū)106、漏極區(qū)、柵極結(jié)構(gòu)102、以及柵極的電接觸件(未示出)。如果不使用金屬冠結(jié)構(gòu)126，則介電層124是提供受體的接合部位的界面層。
[0039]因此，雖然傳感器FET使用柵極接觸件來控制源極和漏極之間的半導(dǎo)體(例如，溝道)的導(dǎo)電性，但是半導(dǎo)體器件100允許形成在FET器件的背面上的受體控制導(dǎo)電性，而柵極結(jié)構(gòu)102 (例如，多晶硅)用作背柵(例如，傳統(tǒng)FET中的源極襯底或體節(jié)點)。背柵可以在沒有塊狀襯底效應(yīng)的情況下控制溝道電子分布。因此，如果分子附接到射流柵極上的受體，則改變場效應(yīng)晶體管溝道區(qū)的阻抗。還可以使柵極具有偏壓。緊鄰金屬冠結(jié)構(gòu)上或者界面層上的感測表面來定位正面射流柵電極。因此，半導(dǎo)體器件100可以用于探測包含在射流結(jié)構(gòu)132中的分析物環(huán)境130內(nèi)的一種或多種特定生物分子或生物實體。
[0040]通過將摻雜物添加到介電層124下方的處理層107中，可以調(diào)節(jié)B1FETlOO的性能。根據(jù)多個實施例，當(dāng)處理層107是輕摻雜層或耗盡層時，可以使B1FETlOO對接合到受體或柵極的分子更加敏感。換句話說，關(guān)于沒有處理層107的B1FET，可以增加用于柵極電壓的漏電流。在一些實施例中，處理層107提供可以避免或減少電流泄漏的更大帶隙。
[0041]半導(dǎo)體器件100可以包括附加無源部件，諸如，電阻器、電容器、電感器和/或熔絲；以及其他有源部件，包括P溝道場效應(yīng)晶體管(PFET)、N溝道場效應(yīng)晶體管(nFET)、金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)、互補金屬氧化物半導(dǎo)體(CMOS)晶體管、高壓晶體管和/或高頻晶體管。應(yīng)該進(jìn)一步理解，可以在半導(dǎo)體器件100中添加附加部件，并且對于半導(dǎo)體器件100的附加實施例，以下描述的一些部件可以被替換或刪除。
[0042]圖2A是用于制造BSS生物場效應(yīng)晶體管(B1FET)的方法200的加工流程圖。方法200包括:使用與互補金屬氧化物半導(dǎo)體(CMOS)工藝兼容或者互補金屬氧化物半導(dǎo)體特有的一個或多個工藝操作來形成B1FET。應(yīng)該理解，在方法200之前、期間和之后，可以提供附加步驟，并且在本發(fā)明的不同實施例中，以下描述的一些步驟可以被代替或刪除。而且，應(yīng)該理解，方法200包括具有典型CMOS技術(shù)加工流程的特征的步驟，并且本文中僅那些步驟進(jìn)行簡要描述。
[0043]方法200開始于操作202，其中，提供襯底。襯底是半導(dǎo)體襯底。半導(dǎo)體襯底可以是硅襯底?？蛇x地，襯底可以包括另一種元素半導(dǎo)體，諸如，鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體，包括SiGe、GaAsP, AlInAs,AlGaAs、GaInAs、GaInP和/或GaInAsP ;或它們的組合。在多種實施例中，襯底是絕緣體上半導(dǎo)體(SOI)襯底。SOI襯底可以包括通過諸如注氧隔離(SMOX)的工藝和/或其他合適工藝所形成的掩埋氧化物(BOX)層。諸如，襯底可以被摻雜為P型和η型。如本文中所使用的，工件是指襯底以及結(jié)合或沉積在其上的任何材料。半導(dǎo)體襯底(或器件襯底)是指在其上和其中構(gòu)建器件的基本材料，并且不包括任何沉積或接合的材料。圖3是具有襯底302的部分制造的B1FET300的截面圖。在圖3的實例中，襯底302是包括塊狀硅層304、氧化物層306以及有源層308的SOI襯底。氧化物層306可以是掩埋氧化物(BOX)層。在一個實施例中，BOX層是二氧化硅(S12)。有源層308可以包括硅?？梢杂忙切秃?或P型摻雜物適當(dāng)?shù)負(fù)诫s有源層308。
[0044]參考圖2A，方法200然后進(jìn)行至操作204，其中，在襯底上形成場效應(yīng)晶體管(FET)。FET可以是η型FET (nFET)或ρ型FET (pFET)。FET包括柵極結(jié)構(gòu)、源極區(qū)、漏極區(qū)、以及介于源極區(qū)和漏極區(qū)之間的溝道區(qū)。例如，根據(jù)FET的類型，源極/漏極區(qū)可以包括η型摻雜物或ρ型摻雜物。柵極結(jié)構(gòu)包括柵極介電層、柵電極層和/或其他合適層。在一些實施例中，柵電極是多晶娃。其他柵電極包括金屬柵電極，該金屬柵電極包括諸如Cu、W、T1、Ta、Cr、Pt、Ag、Au的材料、類似TiN、TaN, NiS1、CoSi的合適金屬化合物或這些導(dǎo)電材料的組合。在多種實施例中，柵極電介質(zhì)是氧化硅。其他柵極電介質(zhì)包括氮化硅、氮氧化硅、具有高介電常數(shù)(高k)的電介質(zhì)和/或它們的組合。高k材料的實例包括硅酸鉿、氧化鉿、氧化鋯、氧化鋁、五氧化二鉭、二氧化鉿-氧化鋁(HfO2-Al2O3)合金或它們的組合?？梢允褂玫湫虲MOS工藝形成FET，諸如，光刻；離子注入；擴散；沉積，包括物理汽相沉積(PVD)、金屬蒸鍍或濺射、化學(xué)汽相沉積(CVD)、等離子體增強化學(xué)汽相沉積(PECVD)、常壓化學(xué)汽相沉積(APCVD)、低壓CVD (LPCVD)、高密度等離子體CVD (HDPCVD)、原子層CVD (ALCVD)、旋涂；蝕刻，包括濕蝕刻、干蝕刻以及等離子體蝕刻；和/或其他合適CMOS工藝。
[0045]圖3是部分制造的具有襯底302的B1FET300的截面圖。部分制造的B1FET300包括柵極電介質(zhì)312、柵電極314、源極/漏極區(qū)316以及有源區(qū)319。源極/漏極區(qū)316和有源區(qū)319可以包括相反類型(例如，η型/p型)的摻雜物。柵電極314是多晶硅柵極或者金屬柵極。柵極電介質(zhì)312是柵極氧化物層(例如，S12^HfO2或其他高k金屬氧化物)。
[0046]在襯底上形成FET之后，在襯底上形成多層互連(MLI)結(jié)構(gòu)。MLI結(jié)構(gòu)可以包括導(dǎo)線、導(dǎo)電通孔和/或中間介電層(例如，層間電介質(zhì)(ILD))。MLI結(jié)構(gòu)可以提供到晶體管的物理和電連接。導(dǎo)線可以包括銅、鋁、鎢、鉭、鈦、鎳、鈷、金屬硅化物、金屬氮化物、多晶硅、它們的組合和/或可能包括一層或多層或者襯里(lining)的其他材料。中間或?qū)娱g介電層(例如，ILD層)可以包括二氧化娃、摻氟娃玻璃(FGS)、SILK (來自Dow Chemical of Michigan的產(chǎn)品)、BLACK DIAMOND (由 Applied Materials of Santa Clara, California 提供的)和/或其他絕緣材料。可以通過CMOS制造中特有的合適工藝(諸如，CVD、PVD、ALD、電鍍、旋涂)和/或其他工藝來形成MLI。
[0047] 參考圖3的實例，在襯底302上設(shè)置MLI結(jié)構(gòu)318。MLI結(jié)構(gòu)318包括通過導(dǎo)電通孔或插塞322連接的多條導(dǎo)線320。在一個實施例中，導(dǎo)線320包括鋁和/或銅。在一個實施例中，通孔322包括鎢。在另一個實施例中，通孔322包括銅。介電層324設(shè)置在襯底302上，以包括介于其間的MLI結(jié)構(gòu)318的導(dǎo)電部件。介電層324可以是層間電介質(zhì)(ILD層)或者金屬間介電(MD)層和/或由多個ILD或MD子層構(gòu)成。在一個實施例中，介電層324包括氧化硅。MLI結(jié)構(gòu)318提供到柵極314和/或源極/漏極316的電連接。
[0048]再次參考圖2A，在操作206中，在襯底的背面形成開口。開口是在設(shè)置在襯底的背面上的一個或多層中所形成的溝槽。開口暴露襯底位于柵極柵極并且鄰近FET的溝道區(qū)的的區(qū)域?？梢允褂迷谝r底上提供圖案的合適光刻工藝和從背面去除材料直到暴露FET器件的體結(jié)構(gòu)的蝕刻工藝來形成開口。合適蝕刻工藝包括濕蝕刻、干蝕刻、等離子體蝕刻和/或其他合適工藝。
[0049]在一些實施例中，形成開口操作的細(xì)節(jié)包括圖2B的流程圖和圖4至圖10的截面圖所示的多個步驟。在圖2B的操作252中，附接載體襯底。如圖4所示，將載體襯底402附接(例如，接合)至器件襯底302。將載體襯底402附接至MLI上方的器件襯底302的正面。在一個實施例中，將載體襯底接合至在MLI和/或襯底的ILD層上所形成的鈍化層404。可以使用熔接、擴散、共熔、陽極、聚合物和/或其他合適接合方法將載體襯底附接至器件襯底。示例性載體襯底包括硅、玻璃以及石英。載體襯底402可以包括其他功能件，諸如，互連部件、晶圓接合部位、被限定的空腔和/或其他合適部件。在隨后加工(例如，在減薄之后)期間，可以去除載體襯底。
[0050]在圖2B的操作254中，使半導(dǎo)體襯底減薄。使用濕蝕刻工藝、干蝕刻工藝、等離子體蝕刻工藝、化學(xué)機械拋光(CMP)工藝和/或用于去除部分半導(dǎo)體襯底的其他合適工藝，翻轉(zhuǎn)并且減薄器件襯底。適用于使襯底減薄的示例性蝕刻劑包括HNA (氟化氫、氮和醋酸)、四甲基氫氧化銨(ΤΜΑΗ)、Κ0Η、緩沖氧化物蝕刻劑(BOE)和/或與CMOS工藝技術(shù)兼容的其他合適蝕刻劑。
[0051]在圖5中，使器件襯底減薄，使得去除塊狀硅層。在其他實施例中，去除塊狀硅層和掩埋絕緣層。在多個工藝步驟中可以使器件襯底減薄，例如，首先去除SOI晶圓的塊狀硅層，然后去除SOI晶圓的掩埋絕緣層。在一個實施例中，第一減薄工藝包括使用例如研磨、CMP、HNAjP /或TMAH蝕刻去除塊狀硅，其在掩埋氧化物層處停止。第一減薄工藝之后可以進(jìn)行諸如BOE濕蝕刻的第二減薄工藝，從而去除掩埋氧化物并且在有源層的硅處停止。減薄工藝可以暴露襯底的有源區(qū)。在一個實施例中，暴露溝道區(qū)(例如，介于源極/漏極區(qū)之間的有源區(qū)和下面的柵極結(jié)構(gòu))。在減薄工藝之后，襯底的厚度可以為約500埃(人)至1500 A。例如，在一個實施例中，SOl襯底的有源層的厚度介于約500 A和1500 A之間。
[0052]在其他實施例中，如圖5所示，使器件襯底減薄，使得去除塊狀硅層，并且掩埋絕緣層的至少一部分保留襯底上。可以使用例如CMP、HNA和/或TMAH蝕刻執(zhí)行塊狀硅的去除，其在掩埋絕緣層處停止。在減薄工藝之后，襯底的厚度可以介于約500埃(A)至1500 A之間。例如，在一個實施例中，soi襯底的有源區(qū)的厚度介于約500 A和1500 A之間。掩埋絕緣層(現(xiàn)在提供襯底的表面)可以是隔離層，并且具有介于約1000人至幾微米之間的厚度。
[0053]在圖2B的操作256中，在襯底上形成溝槽，以暴露并且提供與MLI結(jié)構(gòu)的一個或多個導(dǎo)電跡線的接觸件?？梢酝ㄟ^圖案化溝槽開口的光刻工藝，然后通過合適的濕、干或等離子體蝕刻工藝來形成溝槽。在一個實施例中，溝槽暴露MLI (例如，在形成柵極結(jié)構(gòu)之后，在MLI結(jié)構(gòu)中形成的第一金屬層)的金屬一(金屬I)層的一部分。參考圖6的實例，特別是穿過有源層308蝕刻溝槽602，以暴露MLI結(jié)構(gòu)318的導(dǎo)線320上的接合區(qū)?？蛇x地，可以穿過隔離區(qū)306 (例如，氧化物)蝕刻溝槽。
[0054]在圖2B的操作258中，在襯底上形成隔離層。隔離層可以包括介電材料(諸如，氧化物或氮化物)。在一個實施例中，隔離層是氧化硅。參考圖7A的實例，隔離層702設(shè)置在溝槽602中以及絕緣層306上方。在一個實施例中，隔離層702是二氧化硅。如上所述，在一些實施例中，如果在襯底減薄工藝期間去除SOI襯底的絕緣層，則不在絕緣層上方形成隔離層。圖7B包括形成在溝槽602中以及SOI襯底的有源層308上方的隔離層702。諸如，以下圖8至圖14示出在襯底減薄工藝中去除如圖7B所示的BOX層306的實施例。然而，關(guān)于這些圖的教導(dǎo)可以同樣地應(yīng)用于全部或部分B0X306 (此后稱為絕緣層306)保留(如圖7A所示)實施例。
[0055]在圖2B的操作260中，在隔離層702上形成并且圖案化互連層。在隔離層702中圖案化和蝕刻一個或多個開口，以暴露下面金屬或?qū)щ妳^(qū)域?；ミB層可以提供到MLI結(jié)構(gòu)的連接(例如，I/O連接)?；ミB層可以提供與晶體管的連接(例如，I/O連接)。互連層可以包括導(dǎo)電材料，諸如，銅、鋁、它們的組合和/或其他合適導(dǎo)電材料?；ミB層可以提供作為再分配層(RDL)的功能件。使用金屬沉積或鍍技術(shù)形成互連層并且然后對其進(jìn)行圖案化。參考圖8的實例，在絕緣層702上設(shè)置互連層802?；ミB層802可以提供B1FET的信號輸入/輸出以及通過溝槽602與MLI的連接。在一個實施例中，互連層802包括鋁銅合金。
[0056]在圖2B的操作262中，在器件襯底上形成鈍化層。鈍化層可以覆蓋部分互連層。鈍化層可以包括可以形成接合件(例如，I/O)的開口。在一個實施例中，鈍化層包括二氧化硅，然而，其他成分是可能的。鈍化層可以適用于提供器件(例如，互連層)的包括防潮保護(hù)。參考圖9的實例，在襯底上(包括在互連層802上)形成鈍化層902。鈍化層902包括開口904，其中，接合件(例如，接合引線、凸塊)可以提供與器件300的連接(例如，I/O連接)。換句話說，開口 904可以暴露導(dǎo)電I/O焊盤。
[0057]在圖2B的操作264中，在襯底的背面上形成開口。形成開口，使得暴露襯底的有源區(qū)位于晶體管結(jié)構(gòu)(例如，溝道區(qū))下方的一部分。開口與晶體管的有源區(qū)基本對準(zhǔn)，并且可以與背面柵極結(jié)構(gòu)312/314對準(zhǔn)?？梢酝ㄟ^合適光刻工藝，然后通過諸如干蝕刻、濕蝕亥IJ、等離子體蝕刻和/或它們的組合的蝕刻工藝來形成開口。在一些實施例中，在隔離層中形成開口。在其他實施例中，在(SOI襯底的)掩埋絕緣層中形成開口。參考圖9，在隔離層702中提供開口 906。開口 906暴露有源層308的一部分。具體地，可以暴露有源區(qū)319和部分源極/漏極區(qū)316。
[0058]再次參考圖2A，在操作207中，處理開口中的暴露襯底區(qū)域。處理包括注入工藝、擴散工藝以及退火工藝中的至少一個。注入工藝將摻雜物嵌入襯底的表面中。通過注入工藝的能量來控制注入的深度。襯底中的摻雜物的濃度取決于注入的劑量。參考圖10，注入工藝在開口 906的底面處產(chǎn)生處理層1002，其比有源區(qū)319位于開口 906的底面下方的其余部分具有總體更低的凈摻雜物濃度。為了實現(xiàn)總體更低的摻雜物濃度，注入與有源區(qū)319相反的導(dǎo)電類型的摻雜物。對于η型M0S，注入砷或磷。對于ρ型M0S，注入硼。因為這些摻雜物具有與有源區(qū)319相反的導(dǎo)電類型，所以總體凈摻雜物濃度在有源區(qū)319的表面處降低。然后，與有源區(qū)的其余部分相比，處理層是輕摻雜的溝道層。如果注入足夠的摻雜物，則處理層是耗盡層。相對低能量注入工藝可以用于將摻雜物限制在表面層中。例如，注入能量可以小于約1keV或者小于約15keV。如果有源區(qū)319足夠厚并且制造較大的處理層，則可以使用較高能量。根據(jù)多種實施例，處理層從表面開始具有約5?；驇装侔５姆逯禎舛?。處理層的厚度可以介于約10納米至幾百納米之間。
[0059]可以直接對襯底或者通過掩模實施注入工藝?？梢允紫韧ㄟ^沉積犧牲氧化物層來形成注入掩模，然后，對犧牲氧化物層進(jìn)行圖案化以形成用于注入的開口。可以通過形成開口 906的操作206執(zhí)行掩模生成。在一些實施例中，開口 906大于注入開口。例如，處理層1002可以延伸到源極/漏極區(qū)316的一部分或者被限制到有源區(qū)319的表面。
[0060]在一些實施例中，絕緣層306和鈍化層902足以阻擋摻雜物嵌入B1FET的其他部分中。在一個實施例中，在不形成開口 904的情況下執(zhí)行圖2B的操作262，以防止注入到互連層802中。在這些實施例中，在注入之后，形成鈍化層902中的開口 904、906。
[0061]在注入之后，對襯底進(jìn)行退火，以激活摻雜物。不同摻雜物要求不同量退火來激活。較低溫度退火以減小的速率激活。因為在形成MLI318和互連層802之后，發(fā)生激活退火，所以器件中的金屬材料的穩(wěn)定性和污染與激活速率保持平衡。在一些實施例中，在形成互連層802之前，執(zhí)行注入和激活退火?？梢栽诩s400攝氏度、約450攝氏度的條件下執(zhí)行激活退火，并且可以小于約500攝氏度。在一些實施例中，使用激光器來激活摻雜物。因為激光能量可以聚焦在襯底的表面處，并且激光曝光的持續(xù)時間非常短，通常短于I微秒，可以在沒有對更深MLI318的明顯的不利影響的情況下，執(zhí)行激光激活。在一個實施例中，激光束掃描管芯。在另一個實施例中，激光束被調(diào)節(jié)為具有足以一次激活一個管芯的摻雜物的尺寸。
[0062]可選地，可以通過添加傾向于使有源區(qū)319的主要摻雜物去活性的摻雜物來形成處理層1002。在nMOS實例中，因為氫可以使硼去活性，所以可以添加氫，以產(chǎn)生處理層1002?？梢韵裆?、磷和硼那樣注入氫。還可以通過擴散工藝添加氫。一種擴散工藝涉及在氫環(huán)境下進(jìn)行退火(氫/氘氣或者形成氣體)或者將氫等離子體施加至表面。另一種擴散工藝涉及在有源區(qū)319上方的開口 906中沉積重?fù)诫s的介電層，并且然后對摻雜的氫進(jìn)行退火以擴散到硅中。重?fù)诫s的介電層可以是氧化硅或氮化硅薄膜。在擴散退火之后，去除介電層。
[0063]除了形成處理層1002的注入和擴散方法之外，可以通過在氧或臭氧環(huán)境中進(jìn)行退火來形成處理層1002。退火修復(fù)由等離子體工藝所產(chǎn)生的懸掛鍵。氧或臭氧的氧環(huán)境中的退火修復(fù)懸掛鍵。還可以通過在氫環(huán)境中進(jìn)行退火來形成處理層1002。氫或氘的氫環(huán)境中的退火減少可移動離子以防止等離子體所產(chǎn)生的損害。用于減少可移動離子的退火比上述擴散退火具有更低的溫度，并且可以將減少可移動離子的退火和擴散退火結(jié)合成為一個步驟。
[0064]處理層1002允許BSS B1FET的電性能調(diào)節(jié)。當(dāng)處理層1002是輕摻雜層或者耗盡層時，BSS B1FET可以對接合至受體的分子更加敏感，以改進(jìn)BSS B1FET的跨導(dǎo)。換句話說，關(guān)于沒有處理層1002的B1FET，用于柵極電壓的漏電流會增加。在一些實施例中，處理層1002提供可以避免或減少電流泄漏的較大帶隙。在一些實施例中，處理層1002包括比未處理層更少的缺陷，并且可以減少由可移動離子和界面電荷所引起的器件噪聲。通過改變形成處理層的工藝，相同器件上的多個B1FET可以被調(diào)節(jié)成對于相同或不同生物實體具有不同靈敏度。例如，一些B1FET可以具有第一摻雜物為第一濃度的的處理層，并且其他B1FET可以具有第二摻雜物為第二濃度的處理層。不同處理層允許B1FET不同地探測目標(biāo)。通過使用不同掩模和獨立光刻步驟，可以在一個器件上形成多于一種類型的處理層。
[0065]再次參考圖2A，在操作208中，在開口中形成介電層。介電層形成在FET的柵極結(jié)構(gòu)上方的暴露襯底上，并且覆蓋處理層1002上方的開口 906的整個底部。示例性介電材料包括高_(dá)k介電薄膜、金屬氧化物和/或其他合適材料。介電材料的具體實例包括Hf02、Ta2O5, Au2O3> WO3> Pt的氧化物、Ti的氧化物、Al的氧化物和Cu的氧化物、以及諸如Si02、Si304、Al203、Ti02、TiN、Sn0、Sn02的其他電介質(zhì)等?？梢允褂弥T如例如化學(xué)汽相沉積(CVD)、等離子體增強化學(xué)汽相沉積(PECVD )、常壓化學(xué)汽相沉積(APCVD )、低壓CVD (LPCVD )、高密度等離子體CVD (HDPCVD)或原子層CVD (ALCVD)來形成介電層。在一些實施例中，介電層包括多層。例如，介電層可以包括在氧化鋁或氧化鈦層上方的氧化鉿層。在圖11的實例中，在有源層319以及部分源極和漏極316上方設(shè)置介電層1102?？梢詫殡妼?102進(jìn)行圖案化以與柵極結(jié)構(gòu)對準(zhǔn)(例如，對其進(jìn)行設(shè)置和圖案化以僅保留在開口 906中)。
[0066]再次參考圖2A,在可選操作210中，沉積金屬層。金屬層可以是兀素金屬、金屬合金或?qū)щ娊饘倩衔?。合適兀素金屬包括鉭、銀、鶴、釕、招、錯、鑰;、鈦、鈷、鑰、鋨、鉻、錯、金、鈀、錸、鎳或通常在半導(dǎo)體處理中所使用的其他過渡金屬。金屬化合物包括這些過渡金屬元素的導(dǎo)電氮化物、硅化物和氧化物，例如，氮化鎢、氮化鉭以及氧化釕。金屬層可以是兩層或更多層的復(fù)合層。例如，金屬層可以包括氮化物和氧化釕。
[0067]金屬層被共形地沉積在襯底上方以及開口中以覆蓋界面層?？梢允褂肞VD(濺射)、金屬化學(xué)汽相沉積(MCVD)、原子層CVD (ALCVD)、與晶種層一致的電化學(xué)沉積或無電鍍沉積來沉積金屬層。在一些實施例中，可以使用離子束沉積，在開口中以及開口周圍選擇性地沉積金屬層。
[0068]在可選操作212中，對金屬層進(jìn)行圖案化以形成金屬冠結(jié)構(gòu)。在一些實施例中，圖案化涉及通過蝕刻來去除在操作210中所沉積的金屬層的不需要部分。首先沉積蝕刻掩模并對其進(jìn)行圖案化。蝕刻掩模可以是通過光刻工藝進(jìn)行圖案化的光刻膠或硬掩模。在其他實施例中，光刻膠材料首先沉積在襯底上并對其進(jìn)行圖案化，并且在沉積金屬層之后去除光刻膠材料。剝離光刻膠材料還去除任何上方金屬層。當(dāng)涉及去除金屬圖案的等離子體的干蝕刻將導(dǎo)致等離子體對其他暴露金屬表面的不期望量的損害時，剝離技術(shù)可能是有用的。因為可以僅通過濕蝕刻或者包括低功率等離子體蝕刻來去除剝離工藝中的光刻膠，所以剝離工藝有時優(yōu)于金屬圖案化技術(shù)。然而，剝離工藝具有產(chǎn)生更多污染物的可能，并且所得到的金屬冠結(jié)構(gòu)的形狀可能包括鋸齒邊緣。
[0069]在圖12的實例中，介電層1102上方金屬冠結(jié)構(gòu)1202設(shè)置在開口中和開口周圍。如圖所示，金屬冠結(jié)構(gòu)1202包括與部分隔離層702重疊的唇狀件。在一些實施例中，所有金屬冠結(jié)構(gòu)1202都在圖11的開口 906內(nèi)。在其他實施例中，如圖12所示，介電層1102和金屬冠結(jié)構(gòu)1202占用(consume)開口的體積。
[0070]再次參考圖2A，在操作214中，在器件襯底上設(shè)置微射流溝道或阱。射流溝道限定分析物流過的金屬冠結(jié)構(gòu)上方的區(qū)域?？梢酝ㄟ^利用SU-8 (環(huán)氧負(fù)光刻膠)的光刻、晶圓接合方法和/或其他合適方法來形成射流溝道。參考圖13的實例，在襯底上設(shè)置射流溝道1302。射流溝道1302提供金屬冠結(jié)構(gòu)1202上方的阱1304。
[0071]再次參考圖2A，在操作216中，在金屬冠結(jié)構(gòu)上設(shè)置受體或處理薄膜。受體可以包括酶、抗體、配體(ligand)、蛋白質(zhì)、縮氨酸、核苷酸以及它們的一部分。受體可以是配置在一端上的修改形式的天然蛋白質(zhì)或酶以探測特定分析物。受體的另一端被配置成接合至金屬冠結(jié)構(gòu)或接合至金屬冠結(jié)構(gòu)的另一個分子/處理薄膜。如圖14所示，在金屬冠結(jié)構(gòu)1202上設(shè)置多個受體1402。通過使用金屬冠結(jié)構(gòu)，較大表面區(qū)域可用于接合的受體，并且因此更多部位可用于生物分子或生物實體探測。如果不使用金屬冠結(jié)構(gòu)，則受體可以直接地或通過另一個分子/處理薄膜設(shè)置在介電層1102上。在某些實施例中，在操作214之前，可以執(zhí)行操作216。
[0072]圖2B的實施例涉及本發(fā)明的多個方面，其中，在襯底與射流連接的相同的側(cè)面上制作B1FET器件的電連接。本發(fā)明還涉及在襯底與射流連接相對的側(cè)面上制作B1FET器件的電連接的實施例。在那些實施例中，在接合載體襯底并且減薄器件襯底之前，在襯底的正面上形成與MLI連接的電極和焊盤。背面不形成溝槽602。
[0073]在B1FET器件的操作期間，在射流溝道中提供包含目標(biāo)分子的溶液。B1FET器件可以包含用于處理目標(biāo)分子的不同區(qū)域?？梢允挂恍┥锊牧霞?xì)胞溶解、分離、染色，并且使用化學(xué)、電學(xué)或光學(xué)裝置以其他方式進(jìn)行測試或分析。例如，可以將血滴加入到入口中并且通過等離子體和細(xì)胞類型進(jìn)行初始分離。血滴中的某些細(xì)胞可以被細(xì)胞溶解。溶解產(chǎn)物中的一些大分子可以進(jìn)一步被破壞，用于流路徑中的下游分析物?？梢酝ㄟ^酶反應(yīng)、對目標(biāo)鏈的限制或者修剪來使脫氧核糖核酸(DNA)分子片段化。
[0074]在將生物材料加工成為目標(biāo)之后，通過流過包含B1FET的微射流溝道和阱探測目標(biāo)。如果使用介電層1102或金屬冠結(jié)構(gòu)1202，則介電層1102或金屬冠結(jié)構(gòu)1202是B1FET的感測表面?？梢钥刂屏?，使得與反應(yīng)時間相比，在存在感測表面時，目標(biāo)具有長停留時間。在一些實施例中，在收集流過B1FET的電流的同時，改變一個或多個柵偏壓。收集并分析來自B1FET的電信息。
[0075]在多個實施例中，CMOS制造工具(例如，鑄造)可以加工相關(guān)器件的根據(jù)多個實施例的方法直到形成射流溝道。在一個實施例中，隨后用戶可以提供表面加工技術(shù)、離子溶液、受:體等。
[0076]總之，本文中所公開的方法和器件提供使用CMOS和/或CMOS兼容工藝制造的B1FET。所公開的B1FET的一些實施例可以用于生物和/或醫(yī)學(xué)應(yīng)用中，包括涉及液體、生物實體和/或反應(yīng)物的一線應(yīng)用。本文中所述的一些實施例的一種探測機制包括:由于目標(biāo)生物分子或生物實體接合至射流柵極結(jié)構(gòu)、或者設(shè)置(例如，固定)在器件的射流柵極結(jié)構(gòu)上的受體分子所進(jìn)行的B1FET的FET的導(dǎo)電性調(diào)整。
[0077]以陣列形式布置B1FET的一些實施例?？梢栽诮^緣體上硅(SOI)襯底上構(gòu)造柵極結(jié)構(gòu)。這可以在一些實施例中提供高速操作和/或較少功耗的優(yōu)點。設(shè)置在SOI襯底上提供的倒置的晶體管可以實現(xiàn)改進(jìn)的制造均勻性，具有改進(jìn)的工藝控制，并且增加B1FET密度。例如由于在SOI襯底的形成，一些實施例可以提供用于改進(jìn)的短溝道效應(yīng)。其他部件包括較低電流泄漏、較低功耗以及來自照射工藝的較低器件噪聲。
[0078]因此，應(yīng)該理解，在一個實施例中，描述了一種B1FET，其包括襯底；晶體管結(jié)構(gòu)，在襯底中包括有源區(qū)中緊鄰溝道區(qū)的處理層；隔離層，在襯底的與晶體管的柵極結(jié)構(gòu)相對的側(cè)面上具有開口 ；以及介電層，位于開口中。晶體管結(jié)構(gòu)具有在源極區(qū)、漏極區(qū)以及包括溝道區(qū)和處理層的有源區(qū)上方的柵極結(jié)構(gòu)。
[0079]本發(fā)明的一方面涉及提供一種包括B1FET器件的陣列的半導(dǎo)體器件。陣列中的第一多個B1FET和第二多個B1FET包括介于源極區(qū)和漏極區(qū)之間并且位于柵極結(jié)構(gòu)下方的有源區(qū)。有源區(qū)包括鄰近柵極結(jié)構(gòu)的溝道區(qū)和處理層。第一多個B1FET器件中的處理層具有第一濃度的第一摻雜物。第二多個B1FET器件中的處理層具有第二濃度的第二摻雜物。第一多個B1FET器件和第二多個B1FET器件還包括設(shè)置在與溝道區(qū)相對的處理層的側(cè)面上的介電層。
[0080]本發(fā)明的另一方面涉及一種制造B1FET器件的方法，包括:在半導(dǎo)體襯底上形成晶體管；在設(shè)置在半導(dǎo)體襯底的第二側(cè)面上的隔離層中蝕刻開口，其中，開口暴露晶體管的有源區(qū)；通過開口的底部，將摻雜物嵌入晶體管的有源區(qū)中，以形成處理層；以及在處理層上沉積介電層?？梢酝ㄟ^注入具有與溝道區(qū)中的摻雜物相反的導(dǎo)電性的摻雜物，注入氫，并且通過對重?fù)诫s的犧牲層進(jìn)行退火擴散一種或多種摻雜物來實現(xiàn)嵌入。該方法還可以包括在氧或氫環(huán)境下對半導(dǎo)體襯底進(jìn)行退火。
[0081]在描述這些實施例中的一個或多個時，本發(fā)明可以提供優(yōu)于現(xiàn)有器件的多個優(yōu)點。在論述以下優(yōu)點或益處期間，應(yīng)該注意，在一些實施例中可以存在這些益處和/或結(jié)果，但是不要求這些益處和/或結(jié)果。本發(fā)明的一些實施例的優(yōu)點包括提供用戶可定制產(chǎn)品的能力。例如，可以由用戶執(zhí)行射流溝道形成、受體引入等。作為本文中描述的一個或多個實施例的優(yōu)點的又一個實例，在傳統(tǒng)器件中，通常要求高縱橫比工藝以形成生物兼容界面(例如，要求從襯底的正面蝕刻到柵極結(jié)構(gòu))。因為本方法提供對減薄晶圓的背面的進(jìn)行加工，所以可以減小縱橫比。
【權(quán)利要求】
1.一種生物場效應(yīng)晶體管(B1FET)器件，包括: 襯底； 晶體管結(jié)構(gòu)，在所述襯底中具有位于源極區(qū)、漏極區(qū)以及有源區(qū)上方的柵極結(jié)構(gòu)，所述有源區(qū)包括溝道區(qū)和處理層； 隔離層，位于所述襯底的與所述柵極結(jié)構(gòu)相對的側(cè)面上，所述隔離層在所述晶體管結(jié)構(gòu)的所述有源區(qū)處具有開口 ；以及介電層，位于所述開口中。
2.根據(jù)權(quán)利要求1所述的B1FET器件，其中，所述處理層是輕摻雜層。
3.根據(jù)權(quán)利要求1所述的B1FET器件，其中，所述處理層包括摻雜類型與所述溝道區(qū)中的摻雜物相反的摻雜物。
4.根據(jù)權(quán)利要求1所述的B1FET器件，其中，所述處理層包括氫。
5.根據(jù)權(quán)利要求1所述的B1FET器件，進(jìn)一步包括:金屬冠結(jié)構(gòu)，位于所述隔離層上方并且至少部分地覆蓋所述開口的側(cè)壁。
6.根據(jù)權(quán)利要求1所述的B1FET器件，其中，所述介電層包括氧化鋁、氧化鈦、氧化鉿、氧化鉭、氧化錫或它們的組合。
7.根據(jù)權(quán)利要求1所述的B1FET器件，進(jìn)一步包括: 設(shè)置在所述隔離層上的射流溝道。
8.根據(jù)權(quán)利要求1所述的B1FET器件，進(jìn)一步包括: 多層互連件(MLI)，在所述襯底中設(shè)置在所述襯底的與所述柵極結(jié)構(gòu)相同的側(cè)面上。
9.一種制造B1FET器件的方法，包括: 在半導(dǎo)體襯底上形成晶體管，其中，所述晶體管包括形成在所述半導(dǎo)體襯底的第一側(cè)面上的柵極結(jié)構(gòu)和介于源極區(qū)和漏極區(qū)之間的有源區(qū)； 在設(shè)置在所述半導(dǎo)體襯底的第二側(cè)面上的隔離層中蝕刻開口，所述開口暴露所述晶體管的有源區(qū)； 通過所述開口的底部，將摻雜物嵌入所述晶體管的有源區(qū)中以形成處理層；以及 在所述處理層上沉積介電層。
10.一種器件，包括: 多個第一 B1FET，每個所述第一 B1FET都包括: 有源區(qū)，位于源極區(qū)和漏極區(qū)之間以及柵極結(jié)構(gòu)下方，所述有源區(qū)包括溝道區(qū)和第一處理層，并且所述溝道區(qū)鄰接所述柵極結(jié)構(gòu)；和 介電層，設(shè)置在所述第一處理層的與所述溝道區(qū)相對的側(cè)面上； 其中，所述第一處理層包括第一濃度的第一摻雜物；以及多個第二 B1FET，每個所述第二 B1FET都包括: 有源區(qū)，位于源極區(qū)和漏極區(qū)之間以及柵極結(jié)構(gòu)下方，所述有源區(qū)包括溝道區(qū)和第二處理層，并且所述溝道區(qū)鄰接所述柵極結(jié)構(gòu)；和 介電層，設(shè)置在所述第二處理層的與所述溝道區(qū)相對的側(cè)面上； 其中，所述第二處理層包括第二濃度的第二摻雜物。
【文檔編號】H01L21/335GK104051512SQ201310342244
【公開日】2014年9月17日 申請日期:2013年8月7日 優(yōu)先權(quán)日:2013年3月14日
【發(fā)明者】鄭鈞文, 劉怡劭, 賴飛龍, 林威成, 廖大傳, 楊健國 申請人:臺灣積體電路制造股份有限公司