多柵vdmos晶體管及其形成方法
【專利摘要】一種多柵VDMOS晶體管及其形成方法，其中，多柵VDMOS晶體管，包括：N型襯底，所述N型襯底具有第一表面和與第一表面相對的第二表面；位于所述N型襯底的第一表面上的N型漂移層；位于N型漂移層上的P型外延層；貫穿所述P型外延層和部分N型漂移層的若干溝槽；填充滿若干溝槽的若干柵極結構；位于P型外延層內(nèi)環(huán)繞每個柵極結構側壁的N型摻雜區(qū)；位于P型外延層上的源極金屬層，所述源極金屬層將若干N型摻雜區(qū)電連接在一起；位于N型襯底的第二表面上的漏極金屬層。本發(fā)明的多柵VDMOS晶體管的驅(qū)動電流較大。
【專利說明】多柵VDMOS晶體管及其形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制作領域，特別涉及一種多柵VDMOS晶體管及其形成方法。
【背景技術】
[0002]隨著電子消費產(chǎn)品需求的增長，功率MOSFET的需求越來越大。功率場效應管主要包括垂直雙擴散場效應管VDMOS (Vertical Double-Diffused M0SFET)和橫向雙擴散場效應管LDMOS (Lateral Double-Diffused M0SFET)兩種類型。其中，溝槽型VDMOS晶體管(Trench Vertical M0S)由于其器件的集成度較高，導通電阻較低，具有較低的柵-漏電荷密度、較大的電流容量，因而具備較低的開關損耗和較快的開關速度，被廣泛地應用在功率器件領域。
[0003]現(xiàn)有的VDMOS晶體管形成的具體過程為:提供半導體襯底，所述半導體襯底上表面上形成有外延層；在所述外延層內(nèi)形成溝槽；在所述溝槽側壁及底部形成柵氧化層；在所述溝槽內(nèi)的柵氧化層上方形成填滿溝槽的柵極；在所述柵極兩側的外延層內(nèi)形成VMOS晶體管的源極；在所述外延層上形成覆蓋柵極層間介質(zhì)層，層間介質(zhì)層用作絕緣層；接著，在所述層間介質(zhì)層內(nèi)形成接觸孔，所述接觸孔暴露出源極表面；在接觸孔中填充滿金屬形成源極金屬層；在所述半導體襯底的下表面上形成漏極金屬層。
[0004]現(xiàn)有的VDMOS晶體管的驅(qū)動電流仍比較小。
【發(fā)明內(nèi)容】
[0005]本發(fā)明解決的問題是怎樣在一定的工作電壓下，提高VDMOS晶體管的驅(qū)動電流。
[0006]為解決上述問題，本發(fā)明提供一種多柵VDMOS晶體管，包括:N型襯底，所述N型襯底具有第一表面和與第一表面相對的第二表面；位于所述N型襯底的第一表面上的N型漂移層；位于N型漂移層上的P型外延層；貫穿所述P型外延層和部分N型漂移層的若干溝槽；填充滿若干溝槽的若干柵極結構；位于P型外延層內(nèi)環(huán)繞每個柵極結構側壁的N型摻雜區(qū)；位于P型外延層上的源極金屬層，所述源極金屬層將若干N型摻雜區(qū)電連接在一起；位于N型襯底的第二表面上的漏極金屬層。
[0007]可選的，所述柵極結構的數(shù)量大于等于兩個，溝槽的數(shù)量等于柵極結構的數(shù)量。
[0008]可選的，所述柵極結構的數(shù)量大于等于三個。
[0009]可選的，所述柵極結構在P型外延層和部分N型漂移層中呈直線排布、多邊形排布、蜂窩型排布、同心圓排布、陣列排布、或不規(guī)則圖形排布。
[0010]可選的，相鄰柵極之間的間距相等。
[0011]可選的，所述相鄰柵極結構之間的距離為0.1?10微米，柵極的寬度為0.1?10微米。
[0012]可選的，相鄰N型摻雜區(qū)之間不接觸。
[0013]可選的，源極金屬層與相鄰N型摻雜區(qū)之間的P型外延層接觸。
[0014]可選的，所述柵極結構包括位于溝槽的側壁和底部表面的柵介質(zhì)層以及位于柵介質(zhì)層上填充滿溝槽的柵電極。
[0015]可選的，每個柵電極通過相應的導電插塞與柵極金屬層相連。
[0016]可選的，源極金屬層與柵極結構頂部表面之間具有隔離介質(zhì)層。
[0017]本發(fā)明還提供了一種多柵VDMOS晶體管的形成方法，包括:
[0018]提供N型襯底，所述N型襯底具有第一表面和與第一表面相對的第二表面；在所述N型襯底的第一表面上形成N型漂移層；在所述N型漂移層上形成P型外延層；刻蝕所述P型外延層和部分N型漂移層，形成若干溝槽；在所述若干溝槽中形成若干柵極結構；在所述P型外延層內(nèi)形成環(huán)繞每個柵極結構側壁的N型摻雜區(qū)；在所述位于P型外延層上形成源極金屬層，所述源極金屬層將若干N型摻雜區(qū)電連接在一起；在所述N型襯底的第二表面上形成漏極金屬層。
[0019]可選的，所述柵極結構的數(shù)量大于等于兩個，溝槽的數(shù)量等于柵極結構的數(shù)量。
[0020]可選的，所述柵極結構的數(shù)量大于等于三個。
[0021]可選的，所述柵極結構在P型外延層和部分N型漂移層中呈直線排布、多邊形排布、蜂窩型排布、同心圓排布、陣列排布、或不規(guī)則圖形排布。
[0022]可選的，相鄰柵極之間的間距相等。
[0023]可選的，相鄰N型摻雜區(qū)之間不接觸。
[0024]可選的，源極金屬層與相鄰N型摻雜區(qū)之間的P型外延層接觸。
[0025]可選的，還包括:在源極金屬層上形成層間介質(zhì)層；在層間介質(zhì)層中形成導電插塞；在層間介質(zhì)層上形成柵極金屬層，每個柵電極通過相應的導電插塞與柵極金屬層相連。
[0026]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0027]本發(fā)明的多柵VDMOS晶體管，具有多個柵極結構、多個N型摻雜區(qū)電連接在一起構成源區(qū)，多柵VDMOS晶體管工作時，通過多個柵極結構的作用在P型外延層中可以形成多個導電溝道，使得源漏電流(驅(qū)動電流)的通道數(shù)量增加(N型摻雜區(qū)、P型外延層的導電溝道、N型漂移層、N型襯底201構成通道)，在一定的工作電壓下，使得VDMOS晶體管的源漏電流(驅(qū)動電流)值增大。
[0028]進一步，所述柵極結構呈多邊形排布、蜂窩型排布、同心圓排布、陣列排布、或不規(guī)則圖形排布等時，一個柵極結構在空間分布上會與至少兩個柵極結構相鄰，在柵極結構上施加工作電壓時，使得多個相鄰的柵極結構之間的共有區(qū)域(P型外延層)內(nèi)等效電勢差會增大(多個工作電壓在共有區(qū)域的相互疊加和相互作用)，從而使得該共有區(qū)域中形成的導電溝道的寬度會變大，從而使得通過導電溝道的源漏電流值(驅(qū)動電流)增大。
[0029]進一步，相鄰柵極結構對應的N型摻雜區(qū)之間在型外延層內(nèi)是不接觸的，即相鄰的N型摻雜區(qū)之間的區(qū)域仍為部分的P型外延層，使得源極金屬層與P型外延層可以直接接觸，當VDMOS工作時，在柵電極上施加工作電壓，將源極金屬層接地(或接負電壓)，相當于將P型外延層也直接接地，使得柵電極與源極金屬層之間具有較高的電勢差，P型外延層中的空穴更容易向P型外延層與源極金屬層交界的位置排斥，而P型外延層中的電子更容易向靠近柵介質(zhì)層的方向吸引，從而使P型外延層中形成的導電溝道更寬，導電溝道的寬度變寬，通過的導電溝通的源漏電流可以更大，另外，多個柵極結構的存在，當VDMOS工作時，多個柵極結構會同時施加上工作電壓，相鄰柵極結構之間的P型外延層中等效電勢差會增大，從而會增大相鄰柵極結構之間的P型外延層形成的導電溝道的寬度。
[0030]本發(fā)明的多柵VDMOS晶體管形成方法比較簡單，形成的VDMOS晶體管驅(qū)動電流大。
【專利附圖】
【附圖說明】
[0031]圖1?圖2為本發(fā)明實施例VDMOS晶體管的結構示意圖；
[0032]圖3?圖4為本發(fā)明實施例中多個柵極結構的排布示意圖；
[0033]圖5?圖10為本發(fā)明實施例VDMOS晶體管形成過程的結構示意圖。
【具體實施方式】
[0034]現(xiàn)有的VDMOS晶體管在工作時，在柵極和漏極上施加工作電壓、源極接地，靠近柵極側壁的外延層中形成導電溝道，源漏電流(驅(qū)動電流)從漏極經(jīng)過導電溝道流向源極，現(xiàn)有的VDMOS晶體管只存在一個導電溝道，因此在柵極和漏極上施加一定工作電壓時，導電溝道數(shù)量和寬度一定，導電溝道通過的電流的大小受到限制，因而使得VDMOS晶體管的源漏電流(驅(qū)動電流)仍較小。
[0035]本發(fā)明提供了一種多柵VDMOS晶體管，該多柵VDMOS晶體管具有多個柵極，每個柵極對應都能在P型外延層內(nèi)產(chǎn)生一個導電溝道，導電溝道的數(shù)量與柵極的數(shù)量相同，導電溝道的數(shù)量增多，VDMOS晶體管工作時，驅(qū)動電流通過的路徑增多，從而因此在柵極和漏極上施加一定工作電壓時，使得驅(qū)動電流增大。
[0036]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。在詳述本發(fā)明實施例時，為便于說明，示意圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發(fā)明的保護范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。
[0037]本發(fā)明實施例中提供了一種多柵VDMOS晶體管，請參考圖1，所述VDMOS晶體管包括:
[0038]N型襯底201,所述N型襯底201具有第一表面和與第一表面相對的第二表面；
[0039]位于所述N型襯底201的第一表面上的N型漂移層202 ；
[0040]位于N型漂移層202上的P型外延層203;
[0041]貫穿所述P型外延層203和部分N型漂移層202的若干溝槽；
[0042]填充滿若干溝槽的若干柵極結構207 ；
[0043]位于P型外延層203內(nèi)環(huán)繞每個柵極結構207側壁的N型摻雜區(qū)208 ；
[0044]位于P型外延層203上的源極金屬層210，所述源極金屬層210將若干N型摻雜區(qū)208電連接在一起；
[0045]位于N型襯底201的第二表面上的漏極金屬層211。
[0046]具體的，所述N型襯底201作為VDMOS晶體管的漏極的一部分，所述N型襯底201的材料可以為硅(Si)、鍺(Ge)、或硅鍺(GeSi)、碳化硅(SiC)或其他的半導體材料，本實施例中，所述N型襯底201的材料為硅。
[0047]N型襯底201中摻雜有N型雜質(zhì)離子，所述N型雜質(zhì)離子為磷離子、砷離子、銻離子中的一種或幾種。
[0048]N型襯底201上具有N型漂移層202，N型漂移層202通過外延工藝形成，N型漂移層202的材料與N型襯底201的材料相同或不同，本實施中所述N型漂移層202的材料為硅。
[0049]在發(fā)明的其他實施例中，所述N型漂移層202也可以采用具有應力的半導體材料，比如所述N型漂移層202可以為碳化硅，在N型漂移層202上形成P型外延層時，N型漂移層202與P型外延層的界面產(chǎn)生拉應力，提高了 P型外延層中形成的溝道區(qū)中的載流子的遷移率，并且N型漂移層202與N型襯底201界面也會產(chǎn)生拉應力，提高了 N型漂移層202向N型襯底201傳輸?shù)妮d流子的遷移率，提高VDMOS器件的性能。
[0050]N型漂移層202中摻雜有N型雜質(zhì)離子，且N型漂移層202中摻雜的雜質(zhì)離子的濃度小于N型襯底中摻雜的雜質(zhì)離子濃度。N型漂移層202中摻雜的雜質(zhì)離子濃度為1E16?lE19atom/cm3,N型襯底201中摻雜的雜質(zhì)離子的濃度為1E18?lE21atom/cm3。需要說明的是，N型襯底201和N型漂移層202中的雜質(zhì)離子濃度可以根據(jù)實際的需要進行調(diào)節(jié)。
[0051]N型漂移層202上具有P型外延層203，P型外延層用于形成導電溝道。P型外延層中摻雜有P型雜質(zhì)離子，所述P型雜質(zhì)離子為硼離子、鎵離子、銦離子中的一種或幾種。P型外延層203通過外延工藝形成，P型外延層203的材料與襯底的材料相同或不相同，本實施例中，所述P型外延層的材料為硅。
[0052]P型外延層203和部分N型漂移層202中具有若干溝槽，所述溝槽貫穿P型外延層203的厚度，并且部分位于N型漂移層202中。
[0053]溝槽中用于形成VDMOS晶體管的柵極結構207。所述柵極結構207包括位于溝槽側壁和底部的柵介質(zhì)層206和位于柵介質(zhì)層206上且填充滿溝槽的柵電極205。
[0054]本實施例中，所述柵介質(zhì)層206的材料為氧化硅，柵電極205的材料為多晶硅。本發(fā)明的其他實施例中所述柵介質(zhì)層206的材料也可以為高介電常數(shù)材料，如--為Η--2、A1203、ZrO2, HfS1、HfS1N、HfTaO和HfZrO中的一種或幾種，所述柵電極205的材料為金屬，如為 W、Al、Cu、T1、Ta、Co、TaN, NiS1、CoS1、TiN, TiAl 和 TaSiN 中的一種或幾種。
[0055]所述溝槽的數(shù)量大于等于兩個，相應的，柵極結構207的數(shù)量也大于等于兩個，本發(fā)明實施例中，以兩個柵極結構207作示范性說明。本發(fā)明的多柵VDMOS晶體管工作時，通過多個柵極結構207的作用在P型外延層203中可以形成多個導電溝道，使得源漏電流(驅(qū)動電流)的通道數(shù)量增加(N型摻雜區(qū)208、P型外延層203的導電溝道、N型漂移層202、N型襯底201構成通道)，在一定的工作電壓下，使得VDMOS晶體管的源漏電流(驅(qū)動電流)值增大。
[0056]為了提高VDMOS晶體管的集成度和源漏電流的分布均勻性，相鄰柵極柵極207之間的間距相等，且所述柵極結構207之間的間距和本身的寬度均較小，所述柵極結構207之間的間距為0.1?10微米，柵極結構207的寬度為0.1?10微米。在本發(fā)明的其他實施例中，所述柵極結構207之間的間距和柵極結構207的寬度可以根據(jù)實際情況進行調(diào)節(jié)。
[0057]當所述柵極結構207的數(shù)量大于等于三個，柵極結構207具有不同的排布方式以提高源漏電流分布的均勻性和大小，后續(xù)會對排布方式做詳細的說明。
[0058]所述P型外延層203中具有若干N型摻雜區(qū)208，每個N型摻雜區(qū)208環(huán)繞相應的柵極結構207的側壁。若干N型摻雜區(qū)208通過源極金屬層210電連接在一起構成VDMOS晶體管的源極。
[0059]所述N型摻雜區(qū)208環(huán)繞所述柵極結構207 —周，N型摻雜區(qū)208的剖面形狀為一個圓環(huán)。
[0060]在本發(fā)明的其他實施例中，請參考圖2，所述N型摻雜區(qū)208也可以半環(huán)繞所述柵極結構207的側壁，柵極結構207的側壁半環(huán)繞的側壁為兩柵極結構的相鄰的側壁，這樣的排布可以減少單個多柵DMOS晶體管占據(jù)的面積，提高器件的集成度。
[0061]請繼續(xù)參考圖1，相鄰柵極結構207對應的N型摻雜區(qū)208在P型外延層203內(nèi)是不接觸的，即相鄰的N型摻雜區(qū)208之間的區(qū)域仍為部分的P型外延層203，使得源極金屬層210與P型外延層203可以直接接觸，當VDMOS工作時，在柵電極207上施加工作電壓，將源極金屬層210接地(或接負電壓)，相當于將P型外延層也直接接地，使得柵電極205與源極金屬層210之間具有較高的電勢差，P型外延層中的空穴更容易向P型外延層與源極金屬層210交界的位置排斥，而P型外延層中的電子更容易向靠近柵介質(zhì)層206的方向吸弓丨，從而使P型外延層203中形成的導電溝道更寬，導電溝道的寬度變寬，通過的導電溝通的源漏電流可以更大，另外，多個柵極結構207的存在，當VDMOS工作時，多個柵極結構207會同時施加上工作電壓，相鄰柵極結構207之間的P型外延層203中等效電勢差會增大，從而會增大相鄰柵極結構207之間的P型外延層203形成的導電溝道的寬度。
[0062]所述P型外延層上具有源極金屬層210，所述源極金屬層210將若干N型摻雜區(qū)208電連接在一起，使得若干N型摻雜區(qū)208具有相同的電位，若干N型摻雜區(qū)208電連接在一起構成DMOS器件的源區(qū)。
[0063]所述源極金屬層210和柵極結構之間具有隔離介質(zhì)層209，所述隔離介質(zhì)層用于柵極結構207與源極金屬層210之間的隔離，所述隔離介質(zhì)層209覆蓋柵介質(zhì)層206和柵電極205的表面,所述隔離介質(zhì)層209還可以覆蓋部分N型摻雜區(qū)208的表面。
[0064]為了保證有效的隔離性能，所述隔離介質(zhì)層209的介電常數(shù)大于2.5，所述隔離介質(zhì)層209的厚度大于500埃。
[0065]隔離介質(zhì)層209材料為Si02、SiN、S1N、SiCN、SiC中一種或幾種。
[0066]所述隔離介質(zhì)層209為單層或多層的堆疊結構。
[0067]本發(fā)明的多柵DMOS晶體管還包括:源極金屬層210中具有暴露隔離介質(zhì)層209表面的開口(圖中未示出);源極金屬層210上具有層間介質(zhì)層(圖中未示出)，層間介質(zhì)層填充開口 ；層間介質(zhì)層和隔離介質(zhì)層中209具有暴露若干柵電極205表面的若干通孔，若干通孔中填充導電材料形成若干導電插塞；層間介質(zhì)層上具有柵極金屬層，柵極金屬層將若干導電插塞電連接在一起，從而將多個柵電極205電連接在一起，多個電連接在一起的柵電極205構成DMOS晶體管的柵電極。
[0068]當所述柵極結構207的數(shù)量大于等于三個時，柵極結構207具有不同的排布方式具體的，所述柵極結構207在P型外延層和部分N型漂移層中呈直線排布、多邊形排布、蜂窩型排布、同心圓排布、陣列排布、或不規(guī)則圖形排布。所述柵極結構207呈直線之外的其他排布方式時，如呈多邊形排布、蜂窩型排布、同心圓排布、陣列排布、或不規(guī)則圖形排布等時，一個柵極結構207在空間分布上會與至少兩個柵極結構207相鄰，在柵極結構207上施加工作電壓時，使得多個相鄰的柵極結構207之間的共有區(qū)域(P型外延層203)內(nèi)等效電勢差會增大(多個工作電壓在共有區(qū)域的相互疊加和相互作用)，從而使得該共有區(qū)域中形成的導電溝道的寬度會變大，從而使得通過導電溝道的源漏電流值(驅(qū)動電流)增大。
[0069]參考圖3和圖4，圖3中以三個柵極結構207的排布作為示例，圖4以中四個柵極結構207的排布作為示例。
[0070]首先參考圖3，所述三個柵極結構207在P型外延層和部分N型漂移層中呈直線分布，即各柵極結構207中心之間的連線構成一條直線。相鄰柵極結構207之間的間距相等，使得相鄰柵極207對導電溝道形成的影響是相同的，提高各個導電溝通中通過的源漏電流的均勻性。在其他實施例中，相鄰柵極結構之間的間距可以不相等。
[0071]所述三個柵極結構207還可以呈等邊三角形分布，即柵極結構207中心之間的連線構成等邊三角形。相比于直線的排布方式，等邊三角型的排布，使得每個柵極結構207都與另外兩個柵極結構207相鄰，在柵極結構207上施加工作電壓時，使得三個柵極結構207之間的共有區(qū)域(P型外延層)內(nèi)等效電勢差會增大(多個工作電壓在共有區(qū)域的相互疊加和相互作用)，從而使得該共有區(qū)域中形成的導電溝道的寬度會變大，從而使得通過導電溝道的源漏電流值(驅(qū)動電流)增大。在本發(fā)明的其他實施例中，三個柵極結構還可以呈非等邊三角形分布。
[0072]參考圖4，所述四個柵極結構207在P型外延層和部分N型漂移層中呈平行四邊形或正方形分布。在本發(fā)明的其他實施例中，所述四個柵極結構還可以為其他的四邊形(如:矩形、梯形、不等邊四邊形)分布。
[0073]在其他實施例中，所述四個柵極結構也可以呈直線分布、三角形分布。四個柵極結構呈三角形分布時，其中三個柵極結構位于三角型三個頂點、另外一個柵極結構位于三角形內(nèi)(比如三角形的中心)。
[0074]本發(fā)明實施例，還提供了一種形成上述多柵DMOS晶體管的方法，圖5?圖10為多柵DMOS晶體管形成過程的結構示意圖。
[0075]參考圖5,提供N型襯底201,所述N型襯底201具有第一表面和與第一表面相對的第二表面；在所述N型襯底201的第一表面上形成N型漂移層202 ;在所述N型漂移層202上形成P型外延層203。
[0076]所述N型漂移層202的形成工藝為外延工藝，在進行外延工藝時，在N型漂移層202中原位摻雜有N型雜質(zhì)離子。本發(fā)明其他實施例中，也可以通過離子注入對N型漂移層202進行摻雜。N型漂移層202中摻雜的雜質(zhì)離子的濃度小于N型襯底201中摻雜的雜質(zhì)尚子濃度。
[0077]所述P型外延層203的形成工藝為外延工藝，在進行外延工藝時，在P型外延層203中原位摻雜有P型雜質(zhì)離子。本發(fā)明其他實施例中，也可以通過離子注入對P型外延層203進行摻雜。
[0078]所述P型外延層203的厚度為0.1?10微米。
[0079]本實施例中，所述N型襯底201、N型襯底201、P型外延層203的材料為硅。
[0080]參考圖6，刻蝕所述P型外延層203和部分N型漂移層202，形成若干溝槽204，所述溝槽204貫穿P型外延層203的厚度，并部分位于N型漂移層202中。
[0081]在刻蝕所述P型外延層203和部分N型漂移層202之前，在所述P型外延層203上形成掩膜層(圖中未示出)，所述掩膜層中具有暴露P型外延層203表面的開口，所述開口的位置與形成的溝道204的位置相對應。
[0082]刻蝕所述P型外延層203和部分N型漂移層202工藝為等離子體刻蝕，等離子刻蝕時采用為含氯或含溴的氣體或者兩者的混合氣體。
[0083]參考圖7，在所述若干溝槽204 (參考圖6)中形成若干柵極結構207。
[0084]所述柵極結構207包括位于溝槽204底部和側壁的柵介質(zhì)層206和位于柵介質(zhì)層203上且填充滿溝槽204的柵電極205。
[0085]柵極結構207形成的具體過程為:在所述溝槽204的側壁和底部以及P型外延層203上形成柵介質(zhì)材料層；在所述柵介質(zhì)材料層表面形成柵電極材料層；化學機械研磨所述柵電極材料層和柵介質(zhì)材料層，以P型外延層表面為停止層，形成柵介質(zhì)層203和柵電極205。
[0086]所述柵極結構207的數(shù)量大于等于兩個，溝槽204的數(shù)量等于柵極結構的數(shù)量。
[0087]所述柵極結構207的數(shù)量大于等于三個時，所述柵極結構207在P型外延層203和部分N型漂移層202中呈直線排布、多邊形排布、蜂窩型排布、同心圓排布、陣列排布、或不規(guī)則圖形排布。
[0088]相鄰柵極207之間的間距相等。
[0089]參考圖8，在所述P型外延層203內(nèi)形成環(huán)繞每個柵極結構207側壁的N型摻雜區(qū)208。
[0090]所述N型摻雜區(qū)208的形成工藝為離子注入。相鄰的N型摻雜區(qū)208之間不接觸。[0091 ] 在離子注入之前，在所述P型外延層203和柵極結構207形成保護掩模，所述保護掩模中具有暴露P型外延層的待注入?yún)^(qū)域的開口。
[0092]參考圖9，在所述柵極結構207上形成隔離介質(zhì)層209。
[0093]所述隔離介質(zhì)層用于后續(xù)形成的源極金屬層與柵極結構207之間的電學隔離，隔離介質(zhì)層209材料為Si02、SiN、S1N、SiCN、SiC中一種或幾種
[0094]參考圖10,在所述位于P型外延層203和隔離介質(zhì)層209上形成源極金屬層210,所述源極金屬層210將若干N型摻雜區(qū)208電連接在一起，若干電連接在一起的N型摻雜區(qū)208構成DMOS晶體管的源區(qū)；在所述N型襯底201的第二表面上形成漏極金屬層211。
[0095]所述源極金屬層210和漏極金屬層211的材料Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi。
[0096]所述源極金屬層210和漏極金屬層211形成工藝為物理氣相沉積或電鍍。
[0097]還包括:刻蝕所述源極金屬層210,形成暴露隔離介質(zhì)層209表面的開口(圖中未示出)；在源極金屬層210上形成層間介質(zhì)層(圖中未示出)，層間介質(zhì)層填充滿開口 ；在層間介質(zhì)層和隔離介質(zhì)層中209形成暴露若干柵電極205表面的若干通孔；在若干通孔中填充導電材料，形成若干導電插塞；在層間介質(zhì)層上柵極金屬層，柵極金屬層將若干導電插塞電連接在一起，從而將多個柵電極205電連接在一起，多個電連接在一起的柵電極205構成DMOS晶體管的柵電極。
[0098]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
【權利要求】
1.一種多柵VDMOS晶體管，其特征在于，包括: N型襯底，所述N型襯底具有第一表面和與第一表面相對的第二表面； 位于所述N型襯底的第一表面上的N型漂移層； 位于N型漂移層上的P型外延層； 貫穿所述P型外延層和部分N型漂移層的若干溝槽； 填充滿若干溝槽的若干柵極結構； 位于P型外延層內(nèi)環(huán)繞每個柵極結構側壁的N型摻雜區(qū)； 位于P型外延層上的源極金屬層，所述源極金屬層將若干N型摻雜區(qū)電連接在一起； 位于N型襯底的第二表面上的漏極金屬層。
2.如權利要求1所述的多柵VDMOS晶體管，其特征在在于，所述柵極結構的數(shù)量大于等于兩個，溝槽的數(shù)量等于柵極結構的數(shù)量。
3.如權利要求1所述的多柵VDMOS晶體管，其特征在在于，所述柵極結構的數(shù)量大于等于三個。
4.如權利要求3所述的多柵VDMOS晶體管，其特征在在于，所述柵極結構在P型外延層和部分N型漂移層中呈直線排布、多邊形排布、蜂窩型排布、同心圓排布、陣列排布、或不規(guī)則圖形排布。
5.如權利要求3所述的多柵VDMOS晶體管，其特征在在于，相鄰柵極之間的間距相等。
6.如權利要求1所述的多柵VDMOS晶體管，其特征在在于，所述相鄰柵極結構之間的距離為0.1?10微米，柵極的寬度為0.1?10微米。
7.如權利要求1所述的多柵VDMOS晶體管，其特征在在于，相鄰N型摻雜區(qū)之間不接觸。
8.如權利要求7所述的多柵VDMOS晶體管，其特征在在于，源極金屬層與相鄰N型摻雜區(qū)之間的P型外延層接觸。
9.如權利要求1所述的多柵VDMOS晶體管，其特征在在于，所述柵極結構包括位于溝槽的側壁和底部表面的柵介質(zhì)層以及位于柵介質(zhì)層上填充滿溝槽的柵電極。
10.如權利要求9所述的多柵VDMOS晶體管，其特征在在于，還包括:在源極金屬層上形成層間介質(zhì)層；在層間介質(zhì)層中形成導電插塞；在層間介質(zhì)層上形成柵極金屬層，每個柵電極通過相應的導電插塞與柵極金屬層相連。
11.如權利要求1所述的多柵VDMOS晶體管，其特征在在于，源極金屬層與柵極結構頂部表面之間具有隔尚介質(zhì)層。
12.—種多柵VDMOS晶體管的形成方法，其特征在在于，包括: 提供N型襯底,所述N型襯底具有第一表面和與第一表面相對的第二表面； 在所述N型襯底的第一表面上形成N型漂移層； 在所述N型漂移層上形成P型外延層； 刻蝕所述P型外延層和部分N型漂移層，形成若干溝槽； 在所述若干溝槽中形成若干柵極結構； 在所述P型外延層內(nèi)形成環(huán)繞每個柵極結構側壁的N型摻雜區(qū)； 在所述位于P型外延層上形成源極金屬層，所述源極金屬層將若干N型摻雜區(qū)電連接在一起； 在所述N型襯底的第二表面上形成漏極金屬層。
13.如權利要求12所述的多柵VDMOS晶體管的形成方法，其特征在在于，所述柵極結構的數(shù)量大于等于兩個，溝槽的數(shù)量等于柵極結構的數(shù)量。
14.如權利要求12所述的多柵VDMOS晶體管的形成方法，其特征在在于，所述柵極結構的數(shù)量大于等于三個。
15.如權利要求14所述的多柵VDMOS晶體管的形成方法，其特征在在于，所述柵極結構在P型外延層和部分N型漂移層中呈直線排布、多邊形排布、蜂窩型排布、同心圓排布、陣列排布、或不規(guī)則圖形排布。
16.如權利要求14所述的多柵VDMOS晶體管的形成方法，其特征在在于，相鄰柵極之間的間距相等。
17.如權利要求12所述的多柵VDMOS晶體管的形成方法，其特征在在于，相鄰N型摻雜區(qū)之間不接觸。
18.如權利要求17所述的多柵VDMOS晶體管的形成方法，其特征在在于，源極金屬層與相鄰N型摻雜區(qū)之間的P型外延層接觸。
19.如權利要求12所述的多柵VDMOS晶體管的形成方法，其特征在在于，所述柵極結構包括位于溝槽的側壁和底部表面的柵介質(zhì)層以及位于柵介質(zhì)層上填充滿溝槽的柵電極。
【文檔編號】H01L29/78GK104347708SQ201310342027
【公開日】2015年2月11日 申請日期:2013年8月7日 優(yōu)先權日:2013年8月7日
【發(fā)明者】孫光宇 申請人:中芯國際集成電路制造(北京)有限公司, 中芯國際集成電路制造(上海)有限公司