固體攝像器件及包括它的攝像裝置本申請是申請日為2010年9月26日、發(fā)明名稱為“固體攝像器件、其制造方法及包括它的攝像裝置”的第201010291951.0號專利申請的分案申請。相關(guān)申請的交叉參考本申請包含與2009年10月7日向日本專利局提交的日本在先專利申請JP2009-233226的公開內(nèi)容相關(guān)的主題，在此將該在先申請的全部內(nèi)容以引用的方式并入本文。技術(shù)領(lǐng)域本發(fā)明涉及在半導體基板上設(shè)有多個光電轉(zhuǎn)換元件的固體攝像器件及包括該固體攝像器件的攝像裝置。

背景技術(shù)：
日本專利特許公開No.2006-311515(下面稱為專利文獻1)披露了具有多個像素電路的固體攝像器件。在設(shè)置在專利文獻1所披露的固體攝像器件中的每個像素電路中，第一傳輸柵極、第一浮動擴散層、第二傳輸柵極和第二浮動擴散層依次連接到光電二極管。還有，在設(shè)在專利文獻1所披露的固體攝像器件中的每個像素電路中，累積在光電二極管中的電荷通過第一傳輸柵極、第一浮動擴散層、第二傳輸柵極和第二浮動擴散層提供給放大晶體管的柵極端子。另外，放大晶體管使得與累積在光電二極管中的電荷對應的電流流過輸出信號線。但是，在設(shè)在專利文獻1所披露的固體攝像器件中的每個像素電路中，光電二極管、第一傳輸柵極、第一浮動擴散層、第二傳輸柵極和第二浮動擴散層并排形成在半導體基板的光接收區(qū)域中。因此，在設(shè)在專利文獻1所披露的固體攝像器件中的像素電路中，光電二極管在半導體基板的光接收區(qū)域中的面積變小。在光電二極管的面積變小時，光電二極管的光接收效率降低。還有，在設(shè)在專利文獻1所披露的固體攝像器件中的像素電路中，當在多個像素電路中的光電二極管的間距設(shè)為1微米以下的數(shù)量級(或者2微米以下的數(shù)量級)時，可能顯著出現(xiàn)由于光電二極管的面積減小而導致光接收效率降低的問題。

技術(shù)實現(xiàn)要素：
本發(fā)明是為了解決上述問題而作出的，因此本發(fā)明的目的是提供這樣一種固體攝像器件，在盡可能抑制光電轉(zhuǎn)換元件(例如光電二極管)的面積減小的同時提高性能，本發(fā)明還提供了包括該固體攝像器件的攝像裝置。為了實現(xiàn)上述目的，根據(jù)本發(fā)明的實施方案，提供了一種固體攝像器件，其包括：光電轉(zhuǎn)換元件，其形成在半導體基板中；第一隱埋柵極電極，其靠近于所述光電轉(zhuǎn)換元件形成；以及第一擴散層，其靠近于所述第一隱埋柵極電極形成。所述第一擴散層形成為埋入在所述半導體基板中。根據(jù)本發(fā)明的另一個實施方案，提供了一種攝像裝置，其包括：固體攝像器件；以及用于將物體的影像在固體攝像器件上成像的光學系統(tǒng)。該固體攝像器件包括：光電轉(zhuǎn)換元件，其形成在半導體基板中；第一隱埋柵極電極，其靠近于所述光電轉(zhuǎn)換元件形成；以及第一擴散層，其靠近于所述第一隱埋柵極電極形成。所述第一擴散層形成為埋入在所述半導體基板中。根據(jù)本發(fā)明，能夠在盡可能抑制例如光電二極管等光電轉(zhuǎn)換元件的面積減小的同時提高性能。附圖說明圖1為部分電路的方框圖，顯示出作為本發(fā)明第一實施方案的固體攝像器件的CMOS圖像傳感器的示意性布置；圖2為電路圖，顯示出設(shè)置在圖1所示的CMOS圖像傳感器中的像素電路的結(jié)構(gòu)；圖3A和圖3B分別為時序圖，顯示出讀取在圖1所示的CMOS圖像傳感器中的一行的數(shù)據(jù)的時間過程；圖4為頂部平面圖，顯示出在圖2中所示的像素電路相對于半導體基板的示意性布置；圖5為沿著圖4的A-A′線剖開的橫剖面圖；圖6為在圖5中所示的第一溝道形成區(qū)域的橫向剖面圖；圖7A至圖7H分別為用于制造在圖4至圖6中所示的像素電路的各個過程的橫剖面圖；圖8為頂部平面圖，顯示出比較例的像素電路相對于半導體基板的示意性布置；圖9為沿著圖8的A-A′線剖開的橫剖面圖；圖10為頂部平面圖，顯示出形成在本發(fā)明第二實施方案的CMOS圖像傳感器的半導體基板上的四個像素電路的示意性布置；圖11為縱向剖面圖，顯示出在圖10所示的半導體基板中形成有浮動擴散層的部分的結(jié)構(gòu)；圖12為方框圖，顯示出作為本發(fā)明第三實施方案的攝像裝置的照相機系統(tǒng)的示意性結(jié)構(gòu)。具體實施方式下面參照附圖對本發(fā)明的優(yōu)選實施方案進行詳細說明。要指出的是，按照以下順序進行說明。1.第一實施方案(固體攝像器件)2.第二實施方案(針對多個像素電路形成一個浮動擴散部(第二擴散層)的情況)3.第三實施方案(攝像裝置)1.第一實施方案CMOS圖像傳感器的結(jié)構(gòu)圖1顯示出本發(fā)明第一實施方案的固體攝像器件所采用的使用列模擬-數(shù)字(A/D)轉(zhuǎn)換系統(tǒng)的互補金屬氧化物半導體(CMOS)圖像傳感器1的示意性布置。該CMOS圖像傳感器1具有半導體基板11。在半導體基板11上設(shè)有光接收區(qū)域21。該光接收區(qū)域21為矩形區(qū)域，其中縱橫比例如設(shè)為3:4或9:16。并且，在光接收區(qū)域21中形成有多個像素電路22。多個像素電路22以矩陣形式二維設(shè)置在光接收區(qū)域21中。另外，在光接收區(qū)域21中布置有多條列信號線(讀取信號線)23和多條行信號線24。在該情況下，列信號線23的數(shù)量與二維設(shè)置的像素電路22的列數(shù)相同。并且，行信號線24的數(shù)量與二維設(shè)置的像素電路22的行數(shù)相同。每條列信號線23在圖1中垂直延伸，與成一列設(shè)置的多個像素電路22連接。每條行信號線24在圖1中水平延伸，與成一行設(shè)置的多個像素電路22連接。圖2為電路圖，顯示出圖1所示的像素電路22的結(jié)構(gòu)。像素電路22包括作為電路元件的光電二極管(光電轉(zhuǎn)換元件)25、第一傳輸晶體管30、第二傳輸晶體管26、復位晶體管27、放大晶體管28和選擇晶體管29。光電二極管25連接在電源線(未示出)和第一傳輸晶體管30的源極電極之間。在接收到光時，光電二極管25在其中積累電荷。在該情況下，光電二極管25在其中積累與所接收到的光的光量對應的電荷量。第一傳輸晶體管30的漏極電極通過由將在下面描述(參照圖5)的隱埋擴散層55構(gòu)成的保持部44與第二傳輸晶體管26的柵極電極連接。并且，第一傳輸晶體管30在例如其柵極電極被控制為具有高電平時導通，使隱埋擴散層55與光電二極管25連接。累積在光電二極管25中的電荷運動到隱埋擴散層55。第二傳輸晶體管26的源極電極與隱埋擴散層55連接。另外，第二傳輸晶體管26的漏極電極連接到由隨后描述的表面擴散層60構(gòu)成的浮動擴散部FD。表面擴散層60與放大晶體管28的柵極電極連接。并且，第二傳輸晶體管26例如在其柵極電極被控制為具有高電平時導通。因此，隱埋擴散層55與用作浮動擴散部FD的表面擴散層60連接。另外，浮動擴散部FD的電壓電平變?yōu)榕c隱埋擴散層55中的電荷量對應的電壓電平。放大晶體管28的源極電極與行信號線24連接。放大晶體管28的漏極電極與選擇晶體管29的源極電極連接。并且，放大晶體管28使得對應于與其柵極電極連接的浮動擴散部FD的電壓電平的電流流過選擇晶體管29。選擇晶體管29的漏極電極與列信號線23連接。并且，選擇晶體管29在例如其柵極電極被控制為具有高電平時導通，使得放大晶體管28與列信號線23連接。因此，使得電流從放大晶體管28流向列信號線23。在這種像素電路22中，例如，在電荷已經(jīng)在光電二極管25中累積規(guī)定時間之后，第一傳輸晶體管30、第二傳輸晶體管26和選擇晶體管29各自都被控制為導通。在該情況下，使得累積在光電二極管25中的電荷通過各自都保持在導通狀態(tài)的第一傳輸晶體管30和第二傳輸晶體管26流進浮動擴散部FD。另外，放大晶體管28使得與浮動擴散部FD的電位對應的電流通過保持在導通狀態(tài)的選擇晶體管29流進列信號線23。因此，列信號線23的電壓為與累積在光電二極管25中的電荷量對應的電壓電平。另外，為了去除所謂的KTC噪聲等，在像素電路22中，將復位晶體管27和選擇晶體管29都控制為保持在導通狀態(tài)。在復位晶體管27導通時，浮動擴散部FD與行信號線24連接。另外，使得與浮動擴散部FD的電位對應的電流從放大晶體管28流向列信號線23，其中浮動擴散部FD保持在與行信號線24連接的狀態(tài)。因此，列信號線23的電壓為與浮動擴散部FD的復位電位對應的電壓電平。除了多個像素電路22之外，在圖1所示的CMOS圖像傳感器1的半導體基板11上還形成有行掃描電路31、列A/D轉(zhuǎn)換電路32、列掃描電路33、通信時序控制部34和信號處理部35。列A/D轉(zhuǎn)換電路32產(chǎn)生出分別包含有與從多個像素電路22讀出的接收光的光量對應的計數(shù)值的信號，將這樣產(chǎn)生出的這些信號輸出給輸出信號線40。為此，列A/D轉(zhuǎn)換電路32包括基準信號輸出電路36、數(shù)量與列信號線23的數(shù)量相同的多個比較器37以及數(shù)量與列信號線23的數(shù)量相同的多個計數(shù)器38?；鶞市盘栞敵鲭娐?6與基準信號線39連接。還有，基準信號輸出電路36將按照斜坡波形的方式變化的基準信號輸出給基準信號線39。比較器37與基準信號線39和相應的列信號線23連接。還有，當基準信號線39上的基準信號的電壓高于相應一條列信號線23的電壓時，比較器37以高電平輸出信號。另一方面，當基準信號線39上的基準信號的電壓低于相應一條列信號線23的電壓時，比較器37以低電平輸出信號。計數(shù)器38與相應的比較器37和輸出信號線40連接。還有，計數(shù)器38從預定的時刻開始進行計數(shù)，然后進行遞增計數(shù)一段時間，直到來自相應一個比較器37的輸出信號從高電平轉(zhuǎn)換到低電平為止。另外，計數(shù)器38將包括有由此統(tǒng)計出的計數(shù)值的信號輸出給輸出信號線40。信號處理部35與輸出信號線40連接。還有，如將在下面所述的一樣，信號處理部35從每個像素電路22的讀取時間段(D階段)的計數(shù)值中減去復位時間段(P階段)的計數(shù)值。因此，執(zhí)行了相關(guān)雙采樣(CDS)處理。有關(guān)減法的算術(shù)運算結(jié)果用作表示各像素電路22中由光電二極管25所接收到的光的光量的數(shù)值。行掃描電路31與多條行信號線24連接。還有，當讀出關(guān)于所拍攝圖像的數(shù)據(jù)時，例如行掃描電路31依次控制多條行信號線24以便讓多條行信號線24變?yōu)楦唠娖?。因此，每一行選擇多個像素電路22。列掃描電路33與列A/D轉(zhuǎn)換電路32的多個計數(shù)器38連接。還有，列掃描電路33將輸出時序信號依次輸出給多個計數(shù)器38。當將輸出時序信號輸入給計數(shù)器38時，計數(shù)器38將包含有計數(shù)值的信號輸出給輸出信號線40。因此，分別包含有由多個計數(shù)器38統(tǒng)計出的計數(shù)值的多個信號被依次輸出給輸出信號線40。通信時序控制部34與行掃描電路31、列掃描電路33、基準信號輸出電路36等連接。還有，為了控制用于從多個像素電路22中讀出所拍攝圖像的數(shù)據(jù)的操作，通信時序控制部34控制行掃描電路31、列掃描電路33、基準信號輸出電路36等。用于從CMOS圖像傳感器1中讀取所拍攝圖像的數(shù)據(jù)的操作接下來對用于從圖1所示的CMOS圖像傳感器1中讀取所拍攝圖像的數(shù)據(jù)的操作進行說明。下面通過例舉利用在所有像素中大致同時進行光接收的全域快門系統(tǒng)的操作來給出說明。利用全域快門系統(tǒng)，在幾乎不會引起時間延遲的快門時間內(nèi)對所有像素進行曝光，并且累積在所有像素的多個光電二極管25中的電荷大致同時傳輸?shù)奖３植?4。要指出的是，用于從CMOS圖像傳感器1中讀取所拍攝圖像的數(shù)據(jù)的一般操作為利用逐行進行讀取操作的卷簾式快門系統(tǒng)的操作。利用卷簾式快門系統(tǒng)，例如每次對一行像素進行光接收。利用全域快門系統(tǒng)，CMOS圖像傳感器1中的多個像素電路22的復位晶體管27被同時復位。另外，在經(jīng)過預定快門時間之后，CMOS圖像傳感器1中的多個像素電路22的第一傳輸晶體管30被同時控制為導通。要指出的是，在CMOS圖像傳感器1中的多個像素電路22中，在針對每一行將多個復位晶體管27依次、連續(xù)復位之后，多個第一傳輸晶體管30被依次、連續(xù)地控制為導通。同樣在該情況下，在針對所有像素的快門時間的處理中，不進行用于針對每行從像素中讀取所拍攝圖像的數(shù)據(jù)的操作。因此，與卷簾式快門系統(tǒng)相比，該讀取操作能夠在較短時間內(nèi)完成。在復位完成之后，多個光電二極管25從物體接收由光學系統(tǒng)聚集的光。并且，電荷量變?yōu)榕c在光電二極管25中接收到的光的光量對應的量。還有，當根據(jù)全域快門系統(tǒng)驅(qū)動多個像素電路22時，多個保持部44從所有像素電路22所共用的復位時刻到導通時刻的時間將累積在各個光電二極管25中的電荷保持在保持部中。在與光電二極管25所接收到的光的光量對應的電荷分別累積在多個保持部44中之后，CMOS圖像傳感器1分別從多個保持部44中讀出這些電荷。根據(jù)分別由多個光電二極管25接收到的光量表示的二維光量分布(亮度分布)來產(chǎn)生出由CMOS圖像傳感器1生成的物體的拍攝圖像。當拍攝一幅圖像時，行掃描電路31根據(jù)由通信時序控制部34作出的控制來逐行依次控制多條行信號線24，以便讓多條行信號線24的每一條具有高電平。另外，例如列掃描電路33控制與被控制為具有高電平的行信號線24連接的多個像素電路22中的多個選擇晶體管29，讓多個選擇晶體管29中的每一個都保持在導通狀態(tài)。因此，逐行選擇多個像素電路22。例如，屬于所選一行的多個像素電路22分別將與所接收光的光量對應的電平的電壓輸出給多個列信號線23?；鶞市盘栞敵鲭娐?6輸出具有斜坡波形的基準信號，該波形在行掃描電路31將行信號線24控制為讓每條行信號線24具有高電平的時期內(nèi)從高電平變?yōu)榈碗娖絻纱?。列掃描電?3與基準信號輸出電路36開始輸出相應的基準信號的時刻同步地向多個計數(shù)器38輸出用于啟動計數(shù)的時序信號。圖3A和圖3B分別為時序圖，顯示出對于一行的讀取時間的信號波形。圖3A顯示出基準信號輸出電路36輸出的基準信號的斜坡波形以及像素信號(在像素電路22向列信號線23輸出的電壓電平下的信號)的波形。圖3B顯示出來自比較器37的輸出信號的波形。如圖3A和圖3B所示，將基準信號控制為在一行的讀取時間內(nèi)具有兩個斜坡波形。具有第一斜坡波形的基準信號在復位時間段(P階段)輸出。還有，具有第二斜坡波形的基準信號在讀取時間段(D階段)輸出。還有，對于P階段的時間和D階段的時間中的每段時間，基準信號的電壓電平與像素信號的電壓一致。在該一致的時刻，來自比較器37的輸出電壓從高電平轉(zhuǎn)換到低電平。另外，計數(shù)器38在從例如將基準信號控制為具有高電平的時刻到來自比較器37的輸出電壓倒轉(zhuǎn)的時刻的時間段內(nèi)進行遞增計數(shù)操作。計數(shù)器38每針對一行的讀取時間統(tǒng)計P階段的計數(shù)值和D階段的計數(shù)值這兩個計數(shù)值。另外，對于輸出具有P階段的斜坡波形的基準信號的時間，在屬于所選一行的多個像素電路22中，多個復位晶體管27被控制為導通。因此，像素信號(列信號線23)的電壓電平變?yōu)榕c在所選一行中的像素電路的浮動擴散部FD的復位電位對應的電壓電平。另外，在P階段中的計數(shù)處理中，計數(shù)器38統(tǒng)計出計數(shù)值，該計數(shù)值表示直到由浮動擴散部FD引起的列信號線23的電位和基準信號的電位彼此一致所經(jīng)過的時間。對于輸出具有D階段的斜坡波形的基準信號的時間，在屬于所選一行的多個像素電路22中，多個第二傳輸晶體管26被控制為導通。因此，像素信號(列信號線23)的電壓電平變?yōu)榕c保持在所選一行中的像素電路22的保持部44中的電荷量對應的電壓電平。另外，在D階段中的計數(shù)處理中，計數(shù)器38統(tǒng)計出計數(shù)值，該計數(shù)值表示直到與保持在保持部44中的電荷量對應的列信號線23的電位和基準信號的電位彼此一致所經(jīng)過的時間。多個計數(shù)器38中的每一個通過輸出信號線40將由此統(tǒng)計出的兩個計數(shù)值輸出給信號處理部35。信號處理部35從在每個計數(shù)器38中的D階段的計數(shù)值中減去P階段的計數(shù)值。因此，獲得了一行的光量分布信息(亮度分布信息)，其中去除了像素電路22中的噪聲分量。并且，行掃描電路31逐行依次控制多條行信號線24，以便讓多條行信號線24中的每一條具有高電平。另外，行掃描電路31每各行的讀取時間重復進行圖3A和圖3B中所示的控制。因此，獲得有關(guān)一幅圖像的光量分布信息(亮度分布信息)。信號處理部35或與信號處理部35的隨后一級連接的圖像處理部(未示出)根據(jù)一幅圖像的光量分布補償濾色器(未示出)的顏色分量的缺失，由此產(chǎn)生出單色圖像或全色圖像。CMOS圖像傳感器1輸出與光量分布對應的圖像、單色圖像或全色圖像作為拍攝圖像。像素電路22的示意性布置接下來參照圖4對CMOS圖像傳感器1的像素電路22的結(jié)構(gòu)進行詳細說明。圖4為示意性頂部平面圖，顯示出相對于半導體基板11形成有圖1所示的像素電路22的區(qū)域12的示意性布置。多個像素電路22在半導體基板11的光接收區(qū)域21中二維設(shè)置。圖4為當從圖1所示的半導體基板11的光接收區(qū)域21側(cè)觀看其中形成有一個像素電路22的像素電路形成區(qū)域12時的頂部平面圖。如圖2所示，像素電路22包括光電二極管25、第一傳輸晶體管30、保持部44、第二傳輸晶體管26、浮動擴散部FD、復位晶體管27、放大晶體管28和選擇晶體管29。這多個電路元件25至30、44和FD以及用來使得這多個電路元件25至30、44和FD相互電連接的布線部形成在像素電路形成區(qū)域12中。光電二極管25形成在圖4所示的四邊形像素電路形成區(qū)域12的右半部中。多個像素電路22的光電二極管25以1微米以下或者2微米以下的數(shù)量級的間距并排形成在半導體基板11的光接收區(qū)域21中。在圖4中，光電二極管25形成為占據(jù)了像素電路形成區(qū)域12的寬度的大約60％，這等于或大于其寬度的一半。另外，浮動擴散部FD形成在圖4所示的四邊形像素電路形成區(qū)域12的左半部的上部中。第一傳輸晶體管30的柵極電極形成在浮動擴散部FD和光電二極管25之間。另外，第二傳輸晶體管26的柵極電極形成在圖4所示的四邊形像素電路形成區(qū)域12的左上角部分中。還有，復位晶體管27的柵極電極、放大晶體管28的柵極電極和選擇晶體管29的柵極電極形成在圖4所示的四邊形像素電路形成區(qū)域12的左半部的從中間部分到下部的區(qū)域中。復位晶體管27、放大晶體管28和選擇晶體管29共同形成為圖4中并排垂直設(shè)置的形式。另外，復位晶體管27的柵極電極靠近浮動擴散部FD形成。布線部41形成在復位晶體管27的柵極電極和放大晶體管28的柵極電極之間。布線部42形成在放大晶體管28的柵極電極和選擇晶體管29的柵極電極之間。還有，布線部43形成在選擇晶體管29的柵極電極的下側(cè)以便與列信號線23連接。像素電路22的層疊結(jié)構(gòu)圖5為半導體基板11的局部縱向剖面圖，顯示出圖4所示的像素電路22的層疊結(jié)構(gòu)。圖5為沿著圖4的A-A′線剖開的橫剖面圖。并且，圖5顯示出在一個像素電路形成區(qū)域12中的P型阱50的內(nèi)部。另外，圖5顯示出阻光膜69，阻光膜69在位置上與半導體基板11的光接收區(qū)域21重疊。阻光膜69在形成光電二極管25的位置中具有開口部分。還有，阻光膜69阻擋了想要在開口部分之外的部分入射到半導體基板11上的光。CMOS圖像傳感器1的半導體基板11為N型半導體基板11。P型阱50在半導體基板11的光接收區(qū)域21中形成在預定深度(例如3微米)的位置區(qū)域中。P型阱50例如形成在整個光接收區(qū)域21上。多個像素電路22并排形成在P型阱50內(nèi)。形成在整個光接收區(qū)域21上的P型阱50通過隔離部分71分成多個像素電路形成區(qū)域12。另外，在通過采用隔離部分71分開而獲得的像素電路形成區(qū)域12的每個表面中形成氧化膜72。作為圖2中所示的像素電路22的電路元件的光電二極管25、第一傳輸晶體管30、保持部44、第二傳輸晶體管26、浮動擴散部FD、復位晶體管27、放大晶體管28和選擇晶體管29以及布線形成在通過采用隔離部分71分開而獲得以分別與這些像素電路對應的各像素電路形成區(qū)域12中。并且，如圖5所示，光電二極管25、第一傳輸晶體管30、隱埋擴散層55、第二傳輸晶體管26和表面擴散層60形成在像素電路形成區(qū)域12中。隱埋擴散層55用作保持部44。表面擴散層60用作浮動擴散部FD。光電二極管25為隱埋光電二極管25。該光電二極管25具有形成在半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊膒+型區(qū)域61以及形成在半導體基板11內(nèi)、使得在p+型區(qū)域61下面的N型區(qū)域62。隱埋光電二極管25例如形成在從半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊缴疃葹?至3微米的位置的范圍中。因此，隱埋光電二極管25可以在其中累積大量電荷。要指出的是，總之隱埋光電二極管25形成為，例如使得對應于構(gòu)成N型半導體基板11的硅(Si)的光吸收系數(shù)獲得到約3微米深度的電位梯度。因此，通過利用在大約3微米深的位置中產(chǎn)生出的電子，能夠確保光電二極管25的靈敏度。第一傳輸晶體管30包括第一隱埋柵極電極51、第一氧化膜52、第一雜質(zhì)區(qū)域53和第一溝道形成區(qū)域54。并且，第一傳輸晶體管30靠近于隱埋光電二極管25形成。第一隱埋柵極電極51形成為埋入在半導體基板11中。具體地說，第一隱埋柵極電極51形成在從半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊降竭_隱埋光電二極管25的N型區(qū)域62的深度的位置的范圍中?？傊?，第一隱埋柵極電極51形成為從半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊酱蠹s1.0至1.5微米深的位置處。第一氧化膜52覆蓋著第一隱埋柵極電極51。第一雜質(zhì)區(qū)域53覆蓋著第一氧化膜52。第一雜質(zhì)區(qū)域53為導電類型與N型區(qū)域62相反的P型半導體區(qū)域。第一溝道形成區(qū)域54在遠離半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊膬?nèi)側(cè)中形成為第一雜質(zhì)區(qū)域53的一部分。第一溝道形成區(qū)域54為雜質(zhì)濃度低于第一雜質(zhì)區(qū)域53的P型半導體區(qū)域。并且，第一雜質(zhì)區(qū)域53以高雜質(zhì)濃度形成，從而在第一隱埋柵極電極51保持在導通狀態(tài)時在第一雜質(zhì)區(qū)域53和第一溝道形成區(qū)域54之間實現(xiàn)足夠的電位差。另外，第一雜質(zhì)區(qū)域53以高雜質(zhì)濃度形成以便不會引起電荷在位于光電二極管25和隱埋擴散層55之間的部分之外的任意部分中出現(xiàn)不必要的運動。圖6為在形成有第一溝道成區(qū)域54的深度處半導體基板11的局部橫向剖面圖。如圖6所示，第一氧化膜52形成在第一隱埋柵極電極51的周邊。第一溝道形成區(qū)域54形成在第一氧化膜52的周邊。第一溝道形成區(qū)域54接觸隱埋光電二極管25的N型區(qū)域62和隱埋擴散層55中的每一個。并且，在向第一隱埋柵極電極51施加預定電位時，累積在光電二極管25的N型區(qū)域62中的電荷通過第一溝道形成區(qū)域54運動到隱埋擴散層55。如圖5所示，用作保持部44的隱埋擴散層55遠離半導體基板11的光接收區(qū)域21的一個表面?zhèn)刃纬桑员懵裨诎雽w基板11中。隱埋擴散層55為N型半導體區(qū)域。另外，隱埋擴散層55接觸第一傳輸晶體管30的第一溝道形成區(qū)域54和第二傳輸晶體管26的將在后面描述的第二溝道形成區(qū)域59中的每一個。要指出的是，總之隱埋擴散層55形成在離半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊钠骄嚯xRp為1微米深度的深度位置中。另外，為了確保利用更小面積的光電二極管25的電荷累積容量，使得隱埋擴散層55的雜質(zhì)濃度高于光電二極管25的N型區(qū)域62的雜質(zhì)濃度。另外，如將在后面描述的一樣，隱埋擴散層55的雜質(zhì)濃度設(shè)定為不太高以便能夠在復位階段中被完全耗盡。第二傳輸晶體管26包括第二隱埋柵極電極56、第二氧化膜57、第二雜質(zhì)區(qū)域58和第二溝道形成區(qū)域59。并且，第二傳輸晶體管26形成在遠離第一傳輸晶體管30和光電二極管25中每一個的位置中。第二隱埋柵極電極56形成為埋入在半導體基板11中。具體地說，第二隱埋柵極電極56形成在從半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊降竭_隱埋擴散層55的深度的位置的范圍中。第二氧化膜57覆蓋著第二隱埋柵極電極56。第二雜質(zhì)區(qū)域58覆蓋著第二氧化膜57。第二雜質(zhì)區(qū)域58為導電類型與隱埋擴散層55相反的P型半導體區(qū)域。第二溝道形成區(qū)域59在遠離半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊膬?nèi)側(cè)中形成為第二雜質(zhì)區(qū)域58的一部分。第二溝道形成區(qū)域59為雜質(zhì)濃度低于第二雜質(zhì)區(qū)域58的P型半導體區(qū)域。并且，第二溝道形成區(qū)域59接觸隱埋擴散層55和表面擴散層60中的每一個。要指出的是，第二雜質(zhì)區(qū)域58以高雜質(zhì)濃度形成，以便在第二隱埋柵極電極56保持在導通狀態(tài)時在第二雜質(zhì)區(qū)域58和第二溝道形成區(qū)域59之間獲得足夠的電位差。另外，第二雜質(zhì)區(qū)域58以高雜質(zhì)濃度形成，以便不會造成電荷在位于隱埋擴散層55和表面擴散層60之間的部分之外的任何部分中出現(xiàn)不必要的運動。用作浮動擴散部FD的表面擴散層60形成在半導體基板11的光接收區(qū)域21的一個表面?zhèn)?。表面擴散層60為N型半導體區(qū)域。表面擴散層60的雜質(zhì)濃度設(shè)定為較高以便實現(xiàn)與布線部接觸。另外，表面擴散層60形成在第一傳輸晶體管30的第一雜質(zhì)區(qū)域53和第二傳輸晶體管26的第二雜質(zhì)區(qū)域58之間，并且接觸第二傳輸晶體管26的第二溝道形成區(qū)域59。要指出的是，更好的是，在第二溝道形成區(qū)域59和表面擴散層60之間的PN結(jié)部分位于從半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊?.5微米深的位置的范圍內(nèi)。因此，浮動擴散部FD的PN結(jié)部分的深度可以等于一般CMOS圖像傳感器1的相應深度。另外，按如下方式調(diào)節(jié)圖5中所示的第一溝道形成區(qū)域54、隱埋擴散層55、第二溝道形成區(qū)域59和表面擴散層60的雜質(zhì)濃度。也就是說，例如第一溝道形成區(qū)域54的雜質(zhì)濃度被調(diào)節(jié)為，在第一隱埋柵極電極51和第二隱埋柵極電極56中的每一個在復位階段等中導通時，第一溝道形成區(qū)域54的電位變?yōu)楦哂谄渲欣鄯e電荷的光電二極管25的N型區(qū)域62的電位。另外，第一溝道形成區(qū)域54、隱埋擴散層55、第二溝道形成區(qū)域59和表面擴散層60的雜質(zhì)濃度被調(diào)節(jié)為，使得第一溝道形成區(qū)域54的電位、隱埋擴散層55的電位、第二溝道形成區(qū)域59的電位和表面擴散層60的電位在相同的條件下依次變高。在該情況下，表面擴散層60的雜質(zhì)濃度變?yōu)楦哂陔[埋擴散層55的雜質(zhì)濃度。通過將這些雜質(zhì)濃度相互組合，可以使得保持在隱埋擴散層55中的電荷都運動到表面擴散層60。因此，在使第二隱埋柵極電極56導通以使得電荷運動的復位完成之后，隱埋擴散層55完全變?yōu)榉浅潆姞顟B(tài)(完全耗盡)。因此，隱埋擴散層55完全耗盡。制造像素電路22的方法圖7A至圖7H分別為橫剖面圖，說明了在半導體基板11的P型阱50中形成像素電路22的例如光電二極管25、第一傳輸晶體管30、保持部44、第二傳輸晶體管26、浮動擴散部FD、復位晶體管27、放大晶體管28和選擇晶體管29等電路元件的制造過程。在圖7A至圖7H所示的制造過程中，首先，如圖7A所示，將隔離部分71和氧化膜72各自都形成在形成有半導體基板11的P型阱50的光接收區(qū)域21中?？梢酝ㄟ^采用淺溝槽隔離(STI)方法、局部硅氧化(LOCOS)方法等來形成隔離部分71。在隔離部分71和氧化膜72各自都形成在半導體基板11的P型阱50中之后，如圖7B所示，在半導體基板11的光接收區(qū)域21中形成用于第一隱埋柵極電極51的孔和用于第二隱埋柵極電極56的孔。具體地說，在半導體基板11的P型阱50上形成具有與第一隱埋柵極電極51和第二隱埋柵極電極56的沉積圖案互補的圖案的抗蝕劑膜81。之后，通過選擇蝕刻半導體基板11，形成用于第一隱埋柵極電極51的孔82和用于第二隱埋柵極電極56的孔82。在已經(jīng)形成用于第一隱埋柵極電極51的孔82和用于第二隱埋柵極電極56的孔82之后，如圖7C所示，將雜質(zhì)離子注入到用于第一隱埋柵極電極51的孔82的周邊和用于第二隱埋柵極電極56的孔82的周邊中的每一個中。因此，P型第一雜質(zhì)區(qū)域53形成在用于第一隱埋柵極電極51的孔82的周邊。另外，P型第二雜質(zhì)區(qū)域58形成在用于第二隱埋柵極電極56的孔82的周邊。在期望將P型區(qū)域形成在半導體基板11中時，例如必須將硼(B)、二氟化硼(BF2)等作為雜質(zhì)離子注入到半導體基板11中。另外，必須采用例如離子注入系統(tǒng)等離子注入機來進行離子注入。在已經(jīng)在用于第一隱埋柵極電極51的孔82的周邊形成了P型第一雜質(zhì)區(qū)域53并且已經(jīng)在用于第二隱埋柵極電極56的孔82的周邊形成了P型第二雜質(zhì)區(qū)域58之后，去除抗蝕劑膜81。另外，如圖7D所示，在半導體基板11的光接收區(qū)域21的一個表面?zhèn)刃纬啥嗑Ч枘?3。一部分多晶硅膜83還形成在用于第一隱埋柵極電極51的孔82和用于第二隱埋柵極電極56的孔82的內(nèi)部中。另外，如圖7D所示，在多晶硅膜83上形成新的抗蝕劑膜84。該抗蝕劑膜84形成在用于第一隱埋柵極電極51的孔82和用于第二隱埋柵極電極56的孔82的上方。在該情況下，選擇地蝕刻該多晶硅膜83。因此，將第一隱埋柵極電極51和第二隱埋柵極電極56各自形成在半導體基板11上。接著，如圖7E所示，在半導體基板11上形成新的抗蝕劑膜85。該抗蝕劑膜85形成在半導體基板11的一個表面?zhèn)鹊牡谝浑[埋柵極電極51和第一隱埋柵極電極51的周邊之外。另外，在形成抗蝕劑膜85的狀態(tài)下，將少量N型雜質(zhì)離子注入到半導體基板11中。在期望形成N型區(qū)域時，例如必須將砷(As)、磷(P)等離子作為雜質(zhì)離子注入到半導體基板11中。另外，必須采用離子注入系統(tǒng)來進行離子注入。將注入到半導體基板11中的雜質(zhì)離子注入到離半導體基板11的光接收區(qū)域21的一個表面預定深度的位置處。并且，其中注入有N型雜質(zhì)離子的P型第一雜質(zhì)區(qū)域53的一部分變?yōu)殡s質(zhì)濃度低于第一雜質(zhì)區(qū)域53的P型區(qū)域。因此，形成了第一溝道形成區(qū)域54。要指出的是，如圖7E所示，第一溝道形成區(qū)域54這時形成為從第一雜質(zhì)區(qū)域53沿著圖7E的水平方向稍微延伸。在去除抗蝕劑膜85之后，如圖7F所示，在半導體基板11上形成新的抗蝕劑膜86。該抗蝕劑膜86形成在半導體基板11的一個表面?zhèn)?，在第二隱埋柵極電極56的第一隱埋柵極電極51側(cè)的一半以及第一隱埋柵極電極51相對于第二隱埋柵極電極56的周邊之外。另外，在形成抗蝕劑膜86的狀態(tài)下，少量N型雜質(zhì)離子注入到半導體基板11中。這些N型雜質(zhì)離子注入到離半導體基板11預定深度的位置處。并且，其中注入有N型雜質(zhì)離子的P型第二雜質(zhì)區(qū)域58的一部分變?yōu)殡s質(zhì)濃度低于第二雜質(zhì)區(qū)域58的P型區(qū)域。因此，形成了第二溝道形成區(qū)域59。要指出的是，如圖7F所示，這時的第二溝道形成區(qū)域59形成為從第二雜質(zhì)區(qū)域58的一個表面?zhèn)认虻谝浑[埋柵極電極51側(cè)稍微延伸。第一傳輸晶體管30和第二傳輸晶體管26通過上述制造過程各自形成在半導體基板11上。接著，如圖7G所示，在半導體基板11上形成新的抗蝕劑膜87。該抗蝕劑膜87形成在半導體基板11的一個表面?zhèn)壬细綦x部分71和第一隱埋柵極電極51之間的部分之外的部分。另外，在形成抗蝕劑膜87的狀態(tài)下，將P型雜質(zhì)離子和N型雜質(zhì)離子依次注入到半導體基板11中。因此，在半導體基板11上形成具有P+型區(qū)域61和N型區(qū)域62的隱埋光電二極管25。另外，N型區(qū)域62接觸第一溝道形成區(qū)域54。接著，如圖7H所示，在半導體基板11上形成新的抗蝕劑膜88。該抗蝕劑膜88形成在第一隱埋柵極電極51和第二隱埋柵極電極56之間的部分之外的部分中。另外，在形成抗蝕劑膜88的狀態(tài)下，將N型雜質(zhì)離子注入到半導體基板11中。因此，隱埋擴散層55和表面擴散層60各自形成在半導體基板11上。并且，表面擴散層60形成在半導體基板11的光接收區(qū)域21的一個表面?zhèn)壬稀１砻鏀U散層60接觸第二溝道形成區(qū)域59。另外，隱埋擴散層55形成為在半導體基板11的內(nèi)部中與表面擴散層60重疊并且與之遠離。隱埋擴散層55接觸第一溝道形成區(qū)域54和第二溝道形成區(qū)域59中的每一個。在圖7A至圖7H所示的制造過程結(jié)束之后，在半導體基板11的光接收區(qū)域21的一個表面?zhèn)壬戏謩e形成像素電路22的第二傳輸晶體管26、復位晶體管27、放大晶體管28、選擇晶體管29和第一傳輸晶體管30的柵極電極。因此，在半導體基板11上形成多個像素電路22。并且，在分別在圖5中所示并且在圖7A至圖7H中所示的制造過程中形成的像素電路22中，例如將在第一隱埋柵極電極51處的電位控制為被設(shè)為高電平。因此，在光電二極管25中產(chǎn)生的電荷通過第一溝道形成區(qū)域54運動到作為保持部44的隱埋擴散層55。另外，在像素電路22中，例如將在第二隱埋柵極電極56處的電位控制為被設(shè)為高電平。因此，保持在隱埋擴散層55中的電荷通過第二溝道形成區(qū)域59運動到用作浮動擴散部FD的表面擴散層60。比較例的像素電路22的層疊結(jié)構(gòu)和制造方法圖8為頂部平面圖，顯示出比較例的像素電路22相對于半導體基板11的示意性布置。圖9為沿著圖8的A-A′線剖開的縱向剖面圖。圖9的縱向剖面圖對應于圖5的縱向剖面圖。在下面的說明中，為了便于說明，比較例的像素電路22與第一實施方案的CMOS圖像傳感器1中的像素電路22相同或?qū)牟糠址謩e由相同的附圖標記表示。比較例的像素電路22基本上具有與圖4和圖5所示的第一實施方案的CMOS圖像傳感器1中的像素電路22的層疊結(jié)構(gòu)相同的層疊結(jié)構(gòu)。但是，比較例的像素電路22與第一實施方案的CMOS圖像傳感器1中的像素電路22的不同之處在于，與其它晶體管(即，復位晶體管27、放大晶體管28和選擇晶體管29)的情況類似，第一傳輸晶體管30的柵極電極形成在半導體基板11的一個表面上。此外，比較例的像素電路22與第一實施方案的CMOS圖像傳感器1中的像素電路22的不同之處在于，比較例的像素電路22不包括第二傳輸晶體管26和隱埋擴散層55。并且，在比較例的像素電路22中，第一傳輸晶體管30的柵極電極形成在光電二極管25和用作浮動擴散部FD的表面擴散層60之間。另外，在比較例的像素電路22中，在從像素電路22中讀出所拍攝圖像的數(shù)據(jù)的操作階段中將第一傳輸晶體管30控制為依次導通。另外，在第一實施方案的CMOS圖像傳感器1中，在從像素電路22中讀出所拍攝圖像的數(shù)據(jù)的操作階段中，如圖3所示，需要用于將像素電路22復位的操作。為此，在比較例的像素電路22中，根據(jù)卷簾式快門系統(tǒng)，需要從多個像素電路22中讀出所拍攝圖像的數(shù)據(jù)。在比較例的像素電路22中，不能根據(jù)全域快門系統(tǒng)進行讀取操作。如上所述，在第一實施方案的CMOS圖像傳感器1中，第一傳輸晶體管30、保持部44和第二傳輸晶體管26每個都連接在光電二極管25和浮動擴散部FD之間。因此，在本發(fā)明的第一實施方案中，可以根據(jù)全域快門系統(tǒng)分別從多個像素電路22的光電二極管25中讀出所拍攝圖像的數(shù)據(jù)。另外，即使在按照全域快門系統(tǒng)進行讀取操作的情況下，也可根據(jù)基于從D階段的計數(shù)值中減去P階段的計數(shù)值的操作的CDS處理獲得抑制KTC噪聲的數(shù)值。另外，在第一實施方案的CMOS圖像傳感器1的像素電路22中，第一傳輸晶體管30和第二傳輸晶體管26形成為具有相應的隱埋柵極電極。另外，在第一實施方案的CMOS圖像傳感器1的像素電路22中，用作保持部44的隱埋擴散層55形成在用作浮動擴散部FD的表面擴散層60下方以便在位置上與用作浮動擴散部FD的表面擴散層60重疊。因此，在觀看半導體基板11的光接收區(qū)域21的一個表面?zhèn)葧r，表面擴散層60和隱埋擴散層55兩者所用的面積變?yōu)橐粋€擴散層的面積。因此，盡管設(shè)有表面擴散層60和隱埋擴散層55，但在半導體基板11的光接收區(qū)域21中的光電二極管25的面積也不會減小。因此，在半導體基板11的光接收區(qū)域21的一個表面?zhèn)鹊墓怆姸O管25的面積等于在像素電路22只包括浮動擴散部FD的表面擴散層60的情況下的面積。另外，通過采用隱埋柵極電極，在低電壓驅(qū)動CMOS圖像傳感器1中，可以通過采用埋入在半導體基板11中的隱埋擴散層55來使得電荷運動。另外，在本發(fā)明的第一實施方案中，在形成為在位置上相互重疊的表面擴散層60和隱埋擴散層55中，埋在半導體基板11中的隱埋擴散層55用作用來保持累積在光電二極管25中的電荷的保持部44。因此，在保持部44中沒有產(chǎn)生由于半導體基板11的表面電荷而導致的噪聲。保持在保持部44中的電荷量為在光電二極管25中產(chǎn)生的電荷量，因此噪聲分量非常小。要指出的是，當在半導體基板11的表面部分中存在缺陷時，電荷從缺陷部分上升至半導體基板11的表面部分。這樣上升的電荷變?yōu)樵肼暋?.第二實施方案根據(jù)本發(fā)明的第二實施方案的CMOS圖像傳感器1是這樣的，對于多個像素電路22形成一個浮動擴散部FD。圖10為頂部平面圖，顯示出在本發(fā)明第二實施方案的CMOS圖像傳感器1中形成在半導體基板11上的四個像素電路22的示意性布置。圖10顯示出四個(＝2(行)×2(列))像素電路22。并且，如圖10所示，根據(jù)每四個(＝2(行)×2(列))像素電路22的重復圖案在第二實施方案中的半導體基板11上形成多個像素電路22。具體地說，在圖10所示的左上像素電路形成區(qū)域中形成有包括光電二極管25-1、第一傳輸晶體管30-1和第二傳輸晶體管26-1的左上像素電路22-1。另外，在圖10所示的左下像素電路形成區(qū)域中形成有包括光電二極管25-2、第一傳輸晶體管30-2和第二傳輸晶體管26-2的左下像素電路22-2。另外，在圖10所示的右下像素電路形成區(qū)域中形成有包括光電二極管25-3、第一傳輸晶體管30-3和第二傳輸晶體管26-3的右下像素電路22-3。并且，在圖10所示的右上像素電路形成區(qū)域中形成有包括光電二極管25-4、第一傳輸晶體管30-4和第二傳輸晶體管26-4的右上像素電路22-4。另外，作為一個浮動擴散部FD的表面擴散層60形成在四個像素電路22-1至22-4之中。另外，四個第一傳輸晶體管30-1至30-4形成在表面擴散層60和相應的光電二極管25-1至25-4之間。并且，四個第二傳輸晶體管26-1至26-4每個都靠近表面擴散層60形成。另外，一個復位晶體管27相對于四個像素電路22-1至22-4設(shè)置在圖10的上側(cè)。與電源電壓Vdd連接的布線部41和與表面擴散層60連接的布線部91分別與復位晶體管27的柵極電極的左手側(cè)和右手側(cè)連接。另外，與接地電位GND連接的布線部93形成在布線部91的右手側(cè)。并且，一個放大晶體管28和一個選擇晶體管29相對于四個像素電路22-1至22-4設(shè)置在圖10的下側(cè)。與表面擴散層60連接的布線部92形成在放大晶體管28的柵極電極的左手側(cè)。布線部42形成在放大晶體管28和選擇晶體管29之間。布線部43形成在選擇晶體管29的右手側(cè)。圖11為在作為浮動擴散部FD的表面擴散層60中的半導體基板11的縱向剖面圖。如圖11所示，四個隱埋擴散層55-1至55-4形成在表面擴散層60的下側(cè)各自遠離表面擴散層60的相應位置中，該表面擴散層60形成為暴露至半導體基板11的光接收區(qū)域21的表面。在圖11的左手側(cè)的左上隱埋擴散層55-1形成在第一傳輸晶體管30-1和第二傳輸晶體管26-1之間。在圖11的右手側(cè)的左下隱埋擴散層55-2形成在第一傳輸晶體管30-2和第二傳輸晶體管26-2之間。另外，第三右下擴散層55-3形成在第一傳輸晶體管30-3和第二傳輸晶體管26-3之間。并且，第四右上擴散層55-4形成在第一傳輸晶體管30-4和第二傳輸晶體管26-4之間。如上所述，在本發(fā)明的第二實施方案中，多個像素電路22根據(jù)每四個(＝2(行)×2(列))像素電路22的重復圖案形成在半導體基板11上。并且，在本發(fā)明的第二實施方案中，例如浮動擴散部FD等電路元件在多個像素電路22之間共享。因此，在本發(fā)明的第二實施方案中，可以減少所有都形成在半導體基板11的光接收區(qū)域21中的浮動擴散部FD、復位晶體管27、放大晶體管28和選擇晶體管29的數(shù)量。并且，在該第二實施方案中，在半導體基板11的光接收區(qū)域21的一個表面?zhèn)?，多個像素電路22的光電二極管25的面積可以增加與浮動擴散部FD、復位晶體管27、放大晶體管28和選擇晶體管29的減少數(shù)量對應的面積。另外，可以增加光電二極管25的數(shù)量。3.第三實施方案攝像裝置的結(jié)構(gòu)圖12顯示出應用了本發(fā)明第三實施方案的攝像裝置的照相機系統(tǒng)101的示意性結(jié)構(gòu)。該照相機系統(tǒng)101為安裝有第一和第二實施方案中的任一個CMOS圖像傳感器(固體攝像器件)1的數(shù)碼相機或數(shù)碼攝像機。要指出的是，該照相機系統(tǒng)101可以作為相機模塊等結(jié)合在例如移動電話等移動設(shè)備中。在圖12中所示的照相機系統(tǒng)101包括由光學系統(tǒng)構(gòu)成的鏡頭組102、CMOS圖像傳感器1、數(shù)字信號處理器(DSP)電路103、顯示裝置104、操控系統(tǒng)裝置105、幀存儲器106、記錄裝置107和電源系統(tǒng)裝置108。DSP電路103與CMOS圖像傳感器1連接。DSP電路103處理通過采用CMOS圖像傳感器1拍攝的圖像的數(shù)據(jù)。DSP電路103、顯示裝置104、操控系統(tǒng)裝置105、幀存儲器106、記錄裝置107和電源系統(tǒng)裝置108都通過總線109相互連接。鏡頭組102將來自物體的入射光(圖像光)聚集在CMOS圖像傳感器1的光接收區(qū)域21上。因此，使得物體在光接收區(qū)域21上成像。顯示裝置104例如具有液晶顯示面板或有機電致發(fā)光(EL)面板。顯示裝置104將所拍攝的圖像顯示出來。操控系統(tǒng)裝置105例如具有觸摸面板和操控按鈕。并且，操控系統(tǒng)裝置105向CMOS圖像傳感器1、DSP電路103、顯示裝置104、記錄裝置107或電源系統(tǒng)裝置108發(fā)出控制指令。電源系統(tǒng)裝置108例如包括電池等。并且，電源系統(tǒng)裝置108給CMOS圖像傳感器1、DSP電路103、顯示裝置104、操控系統(tǒng)裝置105和記錄裝置107的每一個供電。記錄裝置107例如包括半導體存儲器、光學記錄介質(zhì)等。并且，記錄裝置107將所拍攝圖像的數(shù)據(jù)記錄在半導體存儲器或光學記錄介質(zhì)中。要指出的是，半導體存儲器、光學記錄介質(zhì)等可以從照相機系統(tǒng)101上拆卸下來。操作說明例如，在拍攝靜態(tài)圖像或運動圖像時，CMOS圖像傳感器1輸出從多個像素電路讀出的有關(guān)所接收到光的光量的分布數(shù)據(jù)。DSP電路103處理關(guān)于所接收到光的光量的分布數(shù)據(jù)，由此生成照相機系統(tǒng)101所需的一幀拍攝圖像數(shù)據(jù)。幀存儲器106將所拍攝圖像的數(shù)據(jù)存儲在其中。顯示裝置104從幀存儲器106中讀出所拍攝圖像的數(shù)據(jù)，由此顯示出與所讀出的數(shù)據(jù)對應的圖像。另外，記錄裝置107根據(jù)從操控系統(tǒng)裝置105發(fā)出的指令記錄所拍攝圖像的數(shù)據(jù)，將這樣收入的數(shù)據(jù)以與圖像拍攝模式對應的格式存儲。除此之外，例如，在顯示所拍攝的靜態(tài)圖像或動態(tài)圖像時，顯示裝置104從記錄裝置107中讀出這樣拍攝的靜態(tài)圖像或動態(tài)圖像的數(shù)據(jù)，將靜態(tài)圖像或動態(tài)圖像顯示出來。上述第一至第三實施方案僅僅為本發(fā)明的優(yōu)選實施方案，因此本發(fā)明決不局限于這些實施方案。因此，在不脫離本發(fā)明的主題的情況下可以作出各種變化或變型。例如，在上述第一至第三實施方案的每一個中的固體攝像器件為CMOS圖像傳感器1。除此之外，例如，固體攝像器件也可以是電荷耦合器件(CCD)圖像傳感器。在上述第一至第三實施方案的每一個中，在每個像素電路22中形成有一個保持部44(一個隱埋擴散層55)。除此之外，例如也可以在每個像素電路22中形成多個保持部44(多個隱埋擴散層55)。在該情況下，用作多個保持部44的多個隱埋擴散層55必須形成為在半導體基板11的深度方向上相互堆疊，并且在該位置中與表面擴散層60重疊。本領(lǐng)域技術(shù)人員應當理解，依據(jù)設(shè)計要求和其它因素，可以在本發(fā)明所附的權(quán)利要求或其等同物的范圍內(nèi)進行各種修改、組合、次組合及變化。