制造半導(dǎo)體器件的方法
【專利摘要】一種制造半導(dǎo)體器件的方法具有以下步驟。制備具有第一導(dǎo)電類型的碳化硅層(122)的襯底(10)。在碳化硅層(122)上形成掩膜層(1)。通過從掩膜層(1)上方進(jìn)行離子注入而在碳化硅層(122)中形成第二導(dǎo)電類型的阱區(qū)(123)。在形成掩膜層(1)的步驟中，形成具有帶有錐角的開口的掩膜層(1)，該錐角為形成在掩膜層(1)的底表面和傾斜表面之間的大于60°且不大于80°的角。因此，能提供能夠獲得具有高集成度和高耐受電壓的半導(dǎo)體器件的制造半導(dǎo)體器件的方法。
【專利說明】制造半導(dǎo)體器件的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種制造半導(dǎo)體器件的方法，并且更特別地，涉及一種制造具有碳化硅層的半導(dǎo)體器件的方法。
【背景技術(shù)】
[0002]近來，已經(jīng)研究使用碳化硅制造MOSFET (金屬氧化物半導(dǎo)體場效應(yīng)晶體管)的方法。例如通過將雜質(zhì)離子引入碳化硅層來形成MOSFET的阱區(qū)。根據(jù)日本專利公布N0.6-151860(專利文獻(xiàn)I)中公開的方法，使用具有傾斜表面的柵電極作為掩膜來執(zhí)行向碳化硅襯底的離子注入，由此形成P區(qū)(阱區(qū))。根據(jù)日本專利公布N0.2004-39744(專利文獻(xiàn)2)中公開的方法，具有傾斜表面的掩膜形成在外延膜上，并且雜質(zhì)離子從掩膜上方注入外延膜，由此形成基區(qū)(阱區(qū))。
[0003]引證文獻(xiàn)列表
[0004]專利文獻(xiàn)
[0005]PTLl:日本專利公布 N0.6-151860
[0006]PTL2:日本專利公布 N0.2004-39744

【發(fā)明內(nèi)容】

[0007]技術(shù)問題
[0008]如果掩膜具有90°錐角并且雜質(zhì)離子以高能量注入碳化硅層，則雜質(zhì)離子在碳化硅層的厚度方向上被較深地引入，并且同時，在垂直于碳化硅層的厚度方向的方向(以下也稱為橫向)上較寬地?cái)U(kuò)散。因此，在離子注入的阱區(qū)的最深部分附近形成橫向突出的部分。突出的部分易于電場集中，并且因此具有這種結(jié)構(gòu)的MOSFET可能具有較低的擊穿電壓。
[0009]另一方面，根據(jù)專利文獻(xiàn)I中公開的方法，在掩膜具有60°的適當(dāng)?shù)腻F角時，通過離子注入形成的P區(qū)(阱區(qū))不期望地在橫向上較寬延伸。這使得難以減小P區(qū)的橫向上的寬度，并且因此使得難以提高半導(dǎo)體器件的集成度。而且，根據(jù)專利文獻(xiàn)2中公開的方法，從具有約10°至約60°的錐角的掩膜上方傾斜地注入雜質(zhì)離子。因此，基區(qū)(阱區(qū))不期望地在最深的部分附近在橫向上延伸，導(dǎo)致形成突出部。突出部易于電場集中，并且因此半導(dǎo)體器件可能具有較低的擊穿電壓。
[0010]提出本發(fā)明以解決這種問題，并且其目的是提供一種制造具有高集成度以及高擊穿電壓的半導(dǎo)體器件的方法。
[0011]問題的解決手段
[0012]本發(fā)明提供一種具有以下步驟的制造半導(dǎo)體器件的方法。制備具有第一導(dǎo)電類型的碳化硅層的襯底。在碳化硅層上形成掩膜層。通過從掩膜層上方的離子注入，在碳化硅層上形成第二導(dǎo)電類型的阱區(qū)。在形成掩膜層的步驟，形成具有開口的掩膜層，開口具有錐角，該錐角為形成在掩膜層的底表面和傾斜表面之間的大于60°且不大于80°的角度。[0013]根據(jù)制造本發(fā)明的半導(dǎo)體器件的方法，形成具有開口的掩膜層，該開口具有大于60°且不大于80°的錐角，并且離子從掩膜層上方注入碳化硅層。因?yàn)槭沟缅F角大于60°，因此阱區(qū)不會在垂直于碳化硅層的厚度方向的方向上過度延伸，并且因此能制造具有高集成度的半導(dǎo)體器件。而且，因?yàn)殄F角不大于80°，因此可以防止阱區(qū)的最深部分附近在橫向上的突出。因此可以防止阱區(qū)的最深部分附近的電場集中，并且因此可以獲得具有高擊穿電壓的半導(dǎo)體器件。
[0014]在上述制造半導(dǎo)體器件的方法中，優(yōu)選地，形成掩膜層的步驟包括在碳化硅層上形成注入抑制層的步驟，以及在注入抑制層中形成開口的步驟。這里，“在碳化硅層上形成注入抑制層”包括在碳化硅層上形成另一層并且在所述另一層上形成注入抑制層。
[0015]在上述制造半導(dǎo)體器件的方法中，優(yōu)選地，通過蝕刻注入抑制層來執(zhí)行形成開口的步驟。因此，可以有效地形成開口。
[0016]優(yōu)選地，上述制造半導(dǎo)體器件的方法還包括在形成注入抑制層之前，在碳化硅層上形成通透掩膜(through mask)的步驟。
[0017]因此，注入抑制層形成在通透掩膜上，并且因此可以防止在蝕刻注入抑制層時蝕刻通透掩膜下方的碳化硅層。
[0018]在上述制造半導(dǎo)體器件的方法中，優(yōu)選地，在形成開口的步驟，在通透掩膜層和注入抑制層之間的選擇比(selectivity)不小于2的條件下蝕刻注入抑制層。因此，注入抑制層被有效地蝕刻，同時降低對碳化娃層的損壞。
[0019]在上述制造半導(dǎo)體器件的方法中，優(yōu)選地，注入抑制層的厚度除以通透掩膜層的厚度的比率不小于10且不大于50。因此，可以形成具有最小必要厚度的通透掩膜層。
[0020]在上述制造半導(dǎo)體器件的方法中，優(yōu)選地，形成開口的步驟包括將開口形成為具有90°錐角的步驟，以及調(diào)整錐角使得開口的錐角為大于60°且不大于80°的步驟。因此，可以以高精度調(diào)整錐角。
[0021]發(fā)明的有益效果
[0022]根據(jù)本發(fā)明的制造方法，可以獲得具有高集成度以及高擊穿電壓的半導(dǎo)體器件。
【專利附圖】

【附圖說明】
[0023]圖1是示出根據(jù)本發(fā)明的一個實(shí)施例的半導(dǎo)體器件的截面示意圖。
[0024]圖2是示意性示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的流程圖。
[0025]圖3是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第一步的截面示意圖。
[0026]圖4是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第二步的截面示意圖。
[0027]圖5是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第三步的截面示意圖。
[0028]圖6是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第四步的截面示意圖。
[0029]圖7是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第五步的截面示意圖。[0030]圖8是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第六步的截面示意圖。
[0031]圖9是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第七步的截面示意圖。
[0032]圖10是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第八步的截面示意圖。
[0033]圖11是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第九步的截面示意圖。
[0034]圖12是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第十步的截面示意圖。
[0035]圖13是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第十一步的截面示意圖。
[0036]圖14是示出根據(jù)本發(fā)明的一個實(shí)施例的制造半導(dǎo)體器件的方法的第十二步的截面示意圖。
[0037]圖15示出阱區(qū)的雜質(zhì)濃度和深度方向之間的關(guān)系。
[0038]圖16是示出當(dāng)掩膜層具有90°錐角時的阱區(qū)的截面形狀的示意圖。
[0039]圖17是示出根據(jù)本發(fā)明一個實(shí)施例的阱區(qū)的截面形狀的示意圖。
【具體實(shí)施方式】
[0040]以下將參考【專利附圖】

【附圖說明】本發(fā)明的實(shí)施例。在附圖中，相同或相應(yīng)的部分由相同的參考標(biāo)記表示并且將不再重復(fù)其說明。
[0041]參考圖1，根據(jù)本實(shí)施例的半導(dǎo)體器件100是垂直DiMOSFET (雙注入金屬氧化物半導(dǎo)體場效應(yīng)晶體管)，其具有襯底10、緩沖層121、擊穿電壓保持層122、阱區(qū)123、n+區(qū)124、P+區(qū)125、氧化物膜126、源電極111、上部源電極127、柵電極110以及漏電極112。
[0042]襯底10例如由具有η型導(dǎo)電性的碳化硅形成。緩沖層121例如由具有η型導(dǎo)電性的碳化硅形成，并且例如具有0.5μπι的厚度。而且，緩沖層121中的η型導(dǎo)電性的濃度例如是5X1017cm_3。緩沖層121的雜質(zhì)濃度小于襯底10的雜質(zhì)濃度。
[0043]擊穿電壓保持層122形成在緩沖層121上并且由具有η型導(dǎo)電性的碳化硅形成。例如，擊穿電壓保持層122具有IOym的厚度以及5 X IO15CnT3的η型雜質(zhì)濃度。擊穿電壓保持層122的厚度厚于緩沖層121的厚度，并且擊穿電壓保持層122的雜質(zhì)濃度小于緩沖層121的雜質(zhì)濃度。
[0044]在包括擊穿電壓保持層122的表面的區(qū)域上，彼此間隔地形成具有P型導(dǎo)電性的多個阱區(qū)123。阱區(qū)123的寬度在朝向阱區(qū)123的底部(朝向襯底一側(cè))變小。換言之，兩個阱區(qū)123之間的JEFT區(qū)5在從碳化硅層122的表面朝向襯底10的方向上變寬。
[0045]在阱區(qū)123中，在阱區(qū)123的表面層處形成η+區(qū)124。ρ+區(qū)125形成在相鄰η.區(qū)124的位置處。氧化物膜126被形成為從在一個阱區(qū)123上的η+區(qū)124上方起，在兩個ρ區(qū)123之間暴露的擊穿電壓保持層122、另一阱區(qū)123上面以及所述另一阱區(qū)123中的η+區(qū)124上方延伸。在氧化物膜126上，形成柵電極110。而且，在η+區(qū)124和ρ+區(qū)125上，形成源電極111。在源電極111上，形成上部源電極127。[0046]以下將說明制造半導(dǎo)體器件100的方法。
[0047]參考圖3，首先，在襯底制備步驟(步驟SlO:圖2)，制備碳化硅的襯底10。襯底10的導(dǎo)電類型例如是η型(第一導(dǎo)電類型)。
[0048]隨后，在外延層形成步驟(步驟S20:圖2)，以下述方式形成緩沖層121和擊穿電壓保持層122。
[0049]首先，在襯底10的表面上，形成緩沖層121。緩沖層121由具有η型導(dǎo)電性(第一導(dǎo)電類型)的碳化硅形成，并且其例如是0.5μπι厚度的外延層。而且，緩沖層121中的η型導(dǎo)電性雜質(zhì)的濃度例如是5Χ 1017cm_3。
[0050]隨后，在緩沖層121上形成擊穿電壓保持層122。具體地，通過外延生長形成由具有η型導(dǎo)電性(第一導(dǎo)電類型)的碳化硅形成的層。擊穿電壓保持層122的厚度例如是10 μ m。擊穿電壓保持層122中的η型導(dǎo)電性雜質(zhì)的濃度例如是5X1015cm_3。
[0051]參考圖4，在通透掩膜形成步驟(步驟S30:圖2)，在擊穿電壓保持層122上形成通透掩膜2。通透掩膜2的材料例如是多晶硅。例如通過CVD (化學(xué)氣相沉積)在擊穿電壓保持層122上形成通透掩膜層2。
[0052]在下述離子注入步驟，穿過通透掩膜層2將雜質(zhì)離子注入碳化硅層122中。如果通透掩膜層2較厚，則在離子注入時通透掩膜2防止雜質(zhì)離子通過。因此，從離子注入效率方面來看，通透掩膜2的厚度應(yīng)當(dāng)優(yōu)選為小。
[0053]另一方面，在下述蝕刻掩膜層I的步驟時，通透掩膜層2也具有所謂的蝕刻停止層的功能，用于防止在通透掩膜下面形成的碳化硅層122被蝕刻。如果通透掩膜2較薄，則通透掩膜2將被完全蝕刻掉，并且不能獲得蝕刻停止層的功能。因此，考慮到作為蝕刻停止層的功能，通透掩膜2的厚度應(yīng)當(dāng)優(yōu)選為大。
[0054]同時考慮到雜質(zhì)注入效率和作為蝕刻停止層的功能，通透掩膜層2的優(yōu)選厚度處于約0.02 μ m至約0.2 μ m的范圍內(nèi)。
[0055]而且，氧化物膜(保護(hù)膜)可以提供在通透掩膜層2和擊穿電壓保持層122之間。
[0056]參考圖5，執(zhí)行掩膜層形成步驟(步驟S40:圖2)。形成掩膜層I的步驟包括在碳化硅層122上形成注入抑制層4的步驟，以及在注入抑制層4中形成開口的步驟。首先，在形成在碳化硅層122上的通透掩膜層2上，形成注入抑制層4。注入抑制層4的材料例如是二氧化硅(SiO2)。例如通過CVD形成注入抑制層4。注入抑制層4的厚度例如是2 μ m。
[0057]注入抑制層4具有在下述離子注入步驟中防止離子注入到碳化硅層122的功能。如果將注入抑制層4形成在碳化硅層122的一些部分上并且沒有形成在另外一些部分上，則離子很難被注入到設(shè)置有注入抑制層4的碳化硅層122的部分中，同時離子被注入到?jīng)]有設(shè)置注入抑制層4的部分。注入抑制層4的優(yōu)選厚度例如約1.5μπι至約20μπι。而且，注入抑制層4的厚度除以通透掩膜層2的厚度的膜厚比率應(yīng)優(yōu)選為約10至約50。
[0058]參考圖6，在注入抑制層4上，形成光致抗蝕劑圖案3。光致抗蝕劑3被形成為在下述離子注入步驟中形成的阱區(qū)123的位置處具有開口?？梢酝ㄟ^在注入抑制層4的整個表面上涂布光致抗蝕劑，固化除與開口對應(yīng)的部分之外的部分，并且通過去除與開口對應(yīng)的未固化部分，來形成光致抗蝕劑3。
[0059]參考圖7，使用光致抗蝕劑圖案3作為掩膜來完成蝕刻。蝕刻例如是使用例如包含CHF3的氣體的RIE(反應(yīng)離子蝕刻)。因此，在厚度方向(附圖中的垂直方向)上蝕刻位于光致抗蝕劑圖案3的開口處的離子注入抑制層4的部分，并且因此在注入抑制層4中形成開口(附圖中，處于掩膜層I右側(cè)和左側(cè)的部分)。以此方式，形成具有約90°錐角的掩膜層I。
[0060]注意到，可以通過上述蝕刻去除通透掩膜2的一部分。而且，優(yōu)選通透掩膜層2和注入抑制層4之間的蝕刻選擇比不小于2。更優(yōu)選地，通透掩膜層2和注入抑制層4之間的蝕刻選擇比不小于2且不大于10。
[0061]參考圖8，去除殘留在掩膜層I上的光致抗蝕劑圖案3。
[0062]參考圖9，蝕刻掩膜層I的肩部以在掩膜層I處設(shè)置錐角Θ。例如，CFjP O2的混合氣體用于蝕刻，并且壓力是IPa。微波功率例如是900W。因此，調(diào)整錐角使得形成具有帶有大于60°且不大于80°的錐角的開口的掩膜層I。
[0063]用于蝕刻的混合氣體(02/(CF4+02))的組成比率優(yōu)選是不小于10%且不大于50 %。例如，如果(O2/ (CF4+02))的組成比率分別是15 %，20 %，25 %，30 %，35 %以及40 %，則錐角將分別約為84°，80° ,76° ,73°，70°以及54°。
[0064]錐角Θ是指形成在掩膜層I的底表面(附圖中的下側(cè)表面)和傾斜表面之間的角度。
[0065]參考圖10，在注入步驟(步驟S50:圖2)，以下述方式形成阱區(qū)123。
[0066]首先，通過將ρ型(第二導(dǎo)電類型)雜質(zhì)離子從掩膜層I上方注入碳化硅層122，在碳化硅層122中形成阱區(qū)123。這里，例如，通過將ρ型(第二導(dǎo)電類型)雜質(zhì)從掩膜層I的開口穿過通透掩膜2引入到碳化硅層122，來執(zhí)行離子注入J。對于ρ型雜質(zhì)來說，例如可以使用鋁。注意到在碳化硅層122的厚度方向上完成離子注入J。
[0067]通過在若干步驟(多步注入)中注入具有不同注入能量的雜質(zhì)離子來實(shí)現(xiàn)離子注AJ0如果注入能量較高，則雜質(zhì)離子深入碳化硅層122中，并且如果注入能量較低，則雜質(zhì)離子停留在碳化硅層122的較淺的部分處。
[0068]圖15示出阱區(qū)123的深度方向上的雜質(zhì)離子濃度。例如，通過上述多步注入，獲得如圖15中所示的具有在深度方向上改變的雜質(zhì)離子濃度的阱區(qū)123。
[0069]圖16示出當(dāng)掩膜層I的錐角是90°時的阱區(qū)123的截面形狀。如從圖16可以看出，阱區(qū)123在阱區(qū)123的最深部分附近的橫向上突出延伸。在橫向上延伸的突出部分易于電場集中，并且因此可能變成導(dǎo)致半導(dǎo)體器件100的較低擊穿電壓的原因。
[0070]另一方面，圖17示出當(dāng)掩膜層I的錐角大于60°且不大于80°時的阱區(qū)123的截面圖。如從圖17中可以看出，橫向(寬度方向)上阱區(qū)123的擴(kuò)展向阱區(qū)123的底側(cè)(襯底側(cè))變窄。而且，當(dāng)錐角大于60°且不大于80°時，沒有形成如在錐角是90°時觀察到的在阱區(qū)123的最深部分附近的橫向(寬度方向)上延伸的突出部。因此，變得能夠防止阱區(qū)123的最深部分附近的電場集中。而且，能防止JFET區(qū)5由于阱區(qū)123的最深部分附近形成的突出部而變窄。
[0071]參考圖11，去除掩膜層I以及通透掩膜層2。例如通過借助氫氟酸的蝕刻來去除掩膜層I和通透掩膜層2。
[0072]參考圖12，以下述方式形成n+區(qū)124和p+區(qū)125。通過將η型雜質(zhì)選擇性注入預(yù)定區(qū)域來形成η.區(qū)124，并且通過將具有ρ型導(dǎo)電性的導(dǎo)電雜質(zhì)選擇性注入預(yù)定區(qū)域來形成P+區(qū)125。例如使用由氧化物膜形成的掩膜來執(zhí)行雜質(zhì)的選擇性注入。[0073]在這樣的注入步驟之后，完成活化退火步驟(步驟S60:圖2)。例如，在氬氣氣氛下，在170(TC的加熱溫度下持續(xù)30分鐘，完成退火。
[0074]參考圖13，執(zhí)行柵極絕緣膜形成步驟(步驟S70:圖2)。具體地，氧化物膜126形成為覆蓋擊穿電壓保持層122、阱區(qū)123、n+區(qū)124以及p+區(qū)125?？梢酝ㄟ^干氧化(熱氧化)形成膜。用于干氧化的條件例如是1200°C的加熱溫度以及30分鐘的加熱時間。
[0075]隨后，完成氮退火步驟(步驟S80:圖2)。具體地，在一氧化氮?dú)夥障峦瓿赏嘶?。用于這種處理的條件例如是1100°c的加熱溫度以及120分鐘的加熱時間。因此，將氮原子引入擊穿電壓保持層122、阱區(qū)123、n+區(qū)124和p+區(qū)125中的每一個與氧化物膜126之間的界面附近。
[0076]在使用一氧化氮的退火步驟之后，執(zhí)行使用氬氣(Ar)作為惰性氣體的退火。用于該處理的條件例如是1100°c的加熱溫度以及60分鐘的加熱時間。
[0077]參考圖14，通過電極形成步驟(步驟S90:圖2)，以下述方式形成源電極111和漏電極112。
[0078]首先，在氧化物膜126上使用光刻形成具有圖案的抗蝕劑膜。使用抗蝕劑膜作為掩膜，通過蝕刻去除氧化物膜126位于n+區(qū)124和ρ+區(qū)125上的部分。因此，在氧化物膜126中形成開口。隨后，將導(dǎo)電膜形成為在開口中與n+區(qū)124和p+區(qū)125在的每一個接觸。隨后，去除抗蝕劑膜，由此去除(剝離)導(dǎo)電膜位于抗蝕劑膜上的部分。導(dǎo)電膜可以是金屬膜，并且例如由鎳(Ni)形成。由于這種剝離而形成源電極111。而且，在襯底10的背面?zhèn)缺砻嫔闲纬陕╇姌O112。
[0079]這里，優(yōu)選執(zhí)行用于合金化的熱處理。例如，在氬(Ar)氣作為惰性氣體的氣氛下，在950°C的加熱溫度下持續(xù)2分鐘，從而完成熱處理。
[0080]再次參考圖1，在源電極111上，形成上部源電極127。以此方式，獲得半導(dǎo)體器件100。
[0081]注意到可以使用與本實(shí)施例相反，即ρ型和η型顛倒的導(dǎo)電類型的結(jié)構(gòu)。而且，雖然已經(jīng)說明了 DiMOSFET作為半導(dǎo)體器件100的一個實(shí)例，但是半導(dǎo)體器件100例如可以是溝槽型M0SFET。而且，上述制造方法可用于制作除MOSFET之外的各種半導(dǎo)體器件，諸如IGBT(絕緣柵雙極晶體管)以及二極管。
[0082]而且，雖然在本實(shí)施例中已經(jīng)說明將二氧化硅用作掩膜層I的材料(注入抑制層4)并且將多晶硅用作通透掩膜2的實(shí)例，但是多晶硅可以用作用于掩膜層I (注入抑制層4)的材料，并且二氧化硅可以用作用于通透掩膜層2的材料。
[0083]以下將說明本實(shí)施例的功能和效果。
[0084]根據(jù)本實(shí)施例的制造半導(dǎo)體器件100的方法，通過將離子從具有帶有大于60°且不大于80°的錐角的開口的掩膜層I上方注入到碳化硅層122，來形成阱區(qū)123。因此，阱區(qū)123不會在垂直于碳化硅層122的厚度方向上過度延伸，并且半導(dǎo)體器件100可以形成為具有高集成度。而且，因?yàn)镴FET區(qū)5不會由于阱區(qū)123的擴(kuò)展而變窄，因此可以實(shí)現(xiàn)低導(dǎo)通電阻。而且，可以防止形成阱區(qū)123的最深部分附近的橫向上的突出部。因此，可以防止阱區(qū)123的最深部分附近發(fā)生電場集中，并且因此可以獲得具有高擊穿電壓的半導(dǎo)體器件 100。
[0085]而且，從提高集成度的觀點(diǎn)來看，錐角應(yīng)優(yōu)選不小于65°，并且從防止電場集中的觀點(diǎn)來看，錐角應(yīng)優(yōu)選不大于75°。
[0086]而且，在本實(shí)施例中，在形成注入抑制層4之前，在碳化硅層2上形成通透掩膜層
2。因此，當(dāng)通過蝕刻注入抑制層4來形成開口時，可以防止蝕刻通透掩膜2下面的碳化硅層 122。
[0087]而且，根據(jù)本實(shí)施例的制造方法，執(zhí)行形成具有90°錐角的開口的步驟，并且隨后將錐角調(diào)整為大于60°且不大于80°。因此，可以以更高精度控制錐角。
[0088]而且，根據(jù)本實(shí)施例的制造方法，對于用于掩膜層I (注入抑制層4)以及通透掩膜層2的材料來說，可以使用二氧化硅和多晶硅。這些材料都是非金屬的，并且因此可以防止金屬污染。
[0089]本文說明的實(shí)施例僅僅是實(shí)例并且不應(yīng)解釋為限制性的。本發(fā)明的范圍在適當(dāng)考慮實(shí)施例的書面說明的情況下由各個權(quán)利要求來確定，并且涵蓋處于權(quán)利要求的含義以及等效于權(quán)利要求中的術(shù)語內(nèi)的變型。
[0090]參考符號列表
[0091]I掩膜層，2通透掩膜層，3抗蝕劑圖案，4注入抑制層，5JFET區(qū)，10襯底，100半導(dǎo)體器件，110柵電極，111源電極，112漏電極，121緩沖層，122碳化硅層(擊穿電壓保持層)，123阱區(qū)，124n+區(qū)，125p+區(qū)，126氧化物膜，127上部源電極。
【權(quán)利要求】
1.一種制造半導(dǎo)體器件的方法，包括以下步驟: 制備具有第一導(dǎo)電類型的碳化娃層(122)的襯底(10)； 在所述碳化硅層上形成掩膜層(I);以及 通過從所述掩膜層上方的離子注入，在所述碳化硅層上形成第二導(dǎo)電類型的阱區(qū)(123);其中 在形成掩膜層的所述步驟，所述掩膜層被形成為具有開口，所述開口具有錐角，所述錐角為形成在所述掩膜層的底表面和傾斜表面之間的大于60°且不大于80°的角度。
2.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法，其中 形成掩膜層的所述步驟包括:在所述碳化硅層上形成注入抑制層(4)的步驟，以及在所述注入抑制層中形成所述開口的步驟。
3.根據(jù)權(quán)利要求2所述的制造半導(dǎo)體器件的方法，其中 通過蝕刻所述注入抑制層來執(zhí)行形成所述開口的步驟。
4.根據(jù)權(quán)利要求3所述的制造半導(dǎo)體器件的方法，進(jìn)一步包括以下步驟: 在形成所述注入抑制層之前，在所述碳化硅層上形成通透掩膜(2)。
5.根據(jù)權(quán)利要求4所述的制造半導(dǎo)體器件的方法，其中 在形成所述開口的步驟，在所述通透掩膜層和所述注入抑制層之間的選擇比不小于2的條件下蝕刻所述注入抑制層。
6.根據(jù)權(quán)利要求4或5所述的制造半導(dǎo)體器件的方法，其中 所述注入抑制層的厚度除以所述通透掩膜層的厚度的比率不小于10且不大于50。
7.根據(jù)權(quán)利要求2至6中的任何一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中 形成所述開口的步驟包括:將所述開口形成為具有90°的所述錐角的步驟，以及調(diào)整所述錐角使得所述開口的所述錐角為大于60°且不大于80°的步驟。
【文檔編號】H01L29/12GK103890922SQ201280052312
【公開日】2014年6月25日 申請日期:2012年9月14日 優(yōu)先權(quán)日:2011年11月24日
【發(fā)明者】鹽見弘 申請人:住友電氣工業(yè)株式會社