具有凹陷溝道膜和突變結(jié)的mosfet的制作方法
【專利摘要】公開了具有凹陷溝道和突變結(jié)的MOSFET和用于制造該MOSFET的方法。所述方法包括在虛設(shè)柵極處于適當位置時制造源極和漏極延伸。所述源極/漏極延伸與硅襯底產(chǎn)生擴散結(jié)。所述方法包括除去所述虛設(shè)柵極以及在所述硅襯底中蝕刻凹陷。所述凹陷與所述源極和漏極結(jié)的至少一部分相交。然后，通過生長硅膜以至少部分填充所述凹陷而形成溝道。所述溝道與源極和漏極具有陡峭結(jié)，而保留在溝道下方的未被蝕刻的硅具有與源極和漏極的擴散結(jié)。由此，可以產(chǎn)生在同一晶體管中具有兩個結(jié)區(qū)（陡峭和擴散）的MOSFET。
【專利說明】具有凹陷溝道膜和突變結(jié)的MOSFET
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體上涉及在絕緣體上半導(dǎo)體(SOI)襯底上制造的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。特別地，本發(fā)明涉及具有SOI層內(nèi)的凹陷溝道膜的MOSFET。所述凹陷溝道膜形成突變結(jié)。
【背景技術(shù)】
[0002]2006年5月9日授予Ieong等的美國專利7，041，538B2描述了一種SOI襯底上的高性能CMOS器件，其具有凹陷在SOI層中的柵極以及具有暈環(huán)(halo)和延伸注入物的離子注入源極/漏極區(qū)。
[0003]2005年9月6日授予Zhu等的美國專利6，939，751B2描述了一種升高源極漏極場效應(yīng)器件，其具有凹陷在位于SOI層上的硅鍺膜內(nèi)的溝道。
[0004]2010年I月26日授予Cartier等的美國專利7，652，332B2描述了絕緣體上極薄硅晶體管，其具有升高的源極/漏極、高介電常數(shù)(高k)氧化物和金屬柵極。
[0005]2008年9月30日授予Diaz等的美國專利7，429，769B2描述了一種凹陷溝道場效應(yīng)晶體管(FET)。
[0006]在2009IEEE International Electron Device Meeting, December7-9, 2009中出版的 K.Cheng 等的名稱為 “Extremely Thin SOI (ETSOI) CMOSwith Record LowVariability for Low Power System-on-Chip Applications，，的文章中，公開了一種在ETSOI襯底上制造CMOS晶體管的方法。
[0007]在IEEE VLS1-TSA International Symposium on VLSITechnology, April25 - 27, 2005 中出版的 B.Doris 等的名稱為 “Ultra-thin SOIreplacement gate CMOS with ALD TaN/high-k gate stack”的文章中，公開了使用替代柵襯底在ETSOI襯底上構(gòu)建的器件。
[0008]在B.Doris 等的名稱為“FD SOI for Low Power CMOS”的報告(可從 http://www.soiconsortium.0rg/pdf/fullydepletedsoi/FD%20S0I%20for%20Low%20Power%20CM0S.pdf獲得)中，回顧了器件性能挑戰(zhàn)和可能解決方案的總結(jié)。一些可能的解決方案包括使用ETSOT襯底制造的各種器件。
[0009]在Semiconductor International 中于 2010 年 I 月 I 日出版的 D.Lammers 的名為“CMOS Transitions to22andl5nm”的文章中，描述了在小于或等于22nm的基本規(guī)則下FET的器件結(jié)構(gòu)和可能制造方法?？赡艿钠骷‥TSOI襯底上的平面M0SFET。
[0010]在J.Kavalieros 等的名稱為“Tr1-Gate Transistor Architecture withHigh-k Gate Dielectrics, Metal Gates and Strain Engineering，，的文章(可從 http://download, intel.com/technology/silicon/tr1-gate_paper_VLSI_0606.pdf 獲得)中，作者描述了 SOI上的具有凹陷源極和漏極的非平面MOSFET。
【發(fā)明內(nèi)容】

[0011]本發(fā)明的目的是提供一種用于在SOI襯底上制造MOSFET的方法。該方法包括在所述襯底的SOI層上的替代柵工藝，在所述襯底中形成了升高的源極漏極或離子注入源極漏極。在這一點上，源極和漏極具有擴散結(jié)。將絕緣體放置在所述襯底上，然后除去虛設(shè)柵極以暴露SOI層的一部分。接下來，在SOI層中形成凹陷以便除去SOI層的一部分并且留下SOI層的剩余部分。所述凹陷工藝也除去了所述擴散結(jié)的一部分。在所述凹陷中，形成溝道膜，得到襯底的源極漏極摻雜區(qū)域與溝道膜之間的陡峭(sharp)結(jié)。最后，形成高電介電常數(shù)材料和金屬柵極。
[0012]根據(jù)本發(fā)明的另一方面，SOI襯底具有:摻雜的源極和漏極、位于所述摻雜的源極和漏極之間的溝道膜、以及位于所述溝道膜下方的剩余SOI層。
[0013]根據(jù)本發(fā)明的又一方面，一種MOSFET具有:具有摻雜的源極和漏極的SOI襯底和布置在它們之間的凹陷的溝道膜。所述溝道膜位于剩余的SOI層上方。具有開口的絕緣體層位于所述襯底上。高介電常數(shù)材料為所述絕緣體中的所述開口加襯并且金屬柵極填充所述開口。
[0014]本發(fā)明的優(yōu)點是改善的短溝道控制。特別地，使用本發(fā)明，改善了稱為漏極感應(yīng)勢壘降低(DIBL)的短溝道效應(yīng)。理想地，柵極完全控制晶體管的導(dǎo)通/關(guān)斷狀態(tài)，但是實際上，漏極也有影響。漏極對控制晶體管的導(dǎo)通/關(guān)斷狀態(tài)的影響被稱為DIBL。在理想狀態(tài)下，漏極對晶體管的導(dǎo)通/關(guān)斷狀態(tài)的控制是很小的，并且因此，理想地，對于長溝道器件，DIBL等于OmV。柵極長度為25nm的短溝道器件的DIBL的TCAD仿真顯示了，對于本發(fā)明，得到106mV的值，相比之下，對于沒有本發(fā)明益處的ETSOI結(jié)構(gòu)，得到172mV。因此使用本發(fā)明的晶體管更接近理想DIBL。
[0015]本發(fā)明與其它技術(shù)相比的另一優(yōu)點是提高的器件驅(qū)動電流。對于本發(fā)明，仿真顯示，在相當?shù)木w管截止電流(U)下，使用本發(fā)明的陡峭結(jié)，導(dǎo)通電流(Im)比傳統(tǒng)薄膜SOI結(jié)構(gòu)大致高17%。
[0016]結(jié)合對附圖的描述，本發(fā)明的其它特征和優(yōu)點將變得顯而易見，其中在所有圖中相同的編號表不相同或相似的部分。
【專利附圖】

【附圖說明】
[0017]圖1是根據(jù)本發(fā)明實施例的用于制造具有凹陷溝道和突變結(jié)的MOSFET的步驟的流程圖；
[0018]圖2A是根據(jù)本發(fā)明實施例的方法的第一步驟，示出了 SOI襯底；
[0019]圖2B是根據(jù)本發(fā)明實施例的方法的第二步驟，示出了具有虛設(shè)柵極的SOI襯底；
[0020]圖2C是根據(jù)本發(fā)明實施例的方法的第三步驟，示出了具有虛設(shè)柵極的SOI襯底；
[0021]圖2D示出了根據(jù)本發(fā)明實施例在制造源極/漏極延伸之后形成的矩形結(jié)輪廓；
[0022]圖2E示出了根據(jù)本發(fā)明實施例在制造源極/漏極延伸之后形成的斜坡結(jié)輪廓；
[0023]圖2F示出了根據(jù)本發(fā)明實施例的結(jié)形狀和相對于穿過虛設(shè)柵極繪制的垂直中心線的位置；
[0024]圖2G示出了根據(jù)本發(fā)明實施例相對于沿著虛設(shè)柵極的側(cè)壁繪制的垂直線的結(jié)位置；
[0025]圖2H示出了根據(jù)本發(fā)明實施例具有在點c和d之間測量的摻雜劑梯度的MOSFET ；
[0026]圖21示出了根據(jù)本發(fā)明實施例的摻雜劑梯度分布；
[0027]圖2J是根據(jù)本發(fā)明實施例的方法的第四步驟，示出了具有被平面化以便與虛設(shè)柵極共面的絕緣體層的MOSFET ；
[0028]圖2K是根據(jù)本發(fā)明實施例的方法的第五步驟，示出了在除去虛設(shè)柵極之后的MOSFET ；
[0029]圖2L是根據(jù)本發(fā)明實施例的方法的第五步驟，示出了在除去虛設(shè)柵極以及形成可選的襯里間隔物之后的MOSFET ；
[0030]圖2M是根據(jù)本發(fā)明實施例的方法的第六步驟，示出了具有通過非原位各向異性蝕刻工藝形成的凹陷的MOSFET ；
[0031]圖2N是根據(jù)本發(fā)明實施例的方法的第六步驟，示出了具有通過非原位各向同性蝕刻工藝形成的凹陷的MOSFET ；
[0032]圖20是根據(jù)本發(fā)明實施例的方法的第六步驟，示出了具有通過原位蝕刻工藝形成的凹陷的MOSFET ；
[0033]圖2P是根據(jù)本發(fā)明實施例的方法的第六步驟，示出了具有通過部分填充工藝形成的溝道的MOSFET ；
[0034]圖2Q是根據(jù)本發(fā)明實施例的方法的第六步驟，示出了具有兩個結(jié)區(qū)的MOSFET ；
[0035]圖2R是示出了根據(jù)本發(fā)明實施例的具有兩個結(jié)區(qū)的MOSFET的摻雜劑濃度對距離曲線；
[0036]圖2S是所述方法的第八步驟，示出了具有高介電常數(shù)材料和金屬柵極的MOSFET ；
[0037]圖3示出了具有突變結(jié)并且通過本發(fā)明的完全外延回生長(full-ep1-grow-back)實施例制造的 MOSFET ；
[0038]圖4示出了根據(jù)本發(fā)明實施例的沒有偏移間隔物的MOSFET ；以及
[0039]圖5示出了具有突變結(jié)并且通過本發(fā)明的部分外延回生長(partial-ep1-grow-back)實施例制造的 MOSFET。
【具體實施方式】
[0040]本發(fā)明的基本原理是在MOSFET晶體管中產(chǎn)生突變結(jié)的方法。將結(jié)合圖1和圖2A-2S描述該方法。本發(fā)明也包括將結(jié)合圖3-5描述的具有凹陷溝道和陡峭結(jié)的結(jié)構(gòu)。在本申請文件中術(shù)語陡峭和突變可互換地使用。與以下實施例相結(jié)合地進行本發(fā)明的詳細描述。
[0041]制造具有凹陷溝道和陡峭結(jié)的MOSFET的方法
[0042]圖1是根據(jù)一個實施例的制造具有凹陷溝道和突變結(jié)的MOSFET的步驟的流程圖5 ;步驟10是提供襯底，步驟20是在襯底上形成虛設(shè)柵極；步驟30是在襯底中形成結(jié)；步驟40是形成絕緣層；步驟50是除去虛設(shè)柵極以暴露結(jié)之間的襯底的部分；步驟60是蝕刻襯底的暴露部分以形成凹陷；步驟70是在所述凹陷中形成包含硅的外延層(也稱為“印i”)以制造溝道；步驟80是沉積高介電常數(shù)材料(此處，“高k”)并且形成柵極疊層。將在下文中詳細討論所述步驟中的每一個。本領(lǐng)域技術(shù)人員將認識到步驟編號(10、20、30等)并不必然指示執(zhí)行步驟的順序；更確切地，步驟編號只是步驟識別的手段。
[0043]提供襯底
[0044]制造具有陡峭或突變結(jié)的MOSFET的步驟10是提供襯底100，如圖2A所示。襯底100可以是絕緣體上半導(dǎo)體襯底(S0I)，并優(yōu)選是絕緣體上極薄半導(dǎo)體襯底(ETS0I)。[0045]所有SOI襯底均由三部分制成:底部體半導(dǎo)體110部分、掩埋絕緣體105部分(稱為“BOX”)以及B0X105頂上的半導(dǎo)體層112。在本申請中，BOX頂上的半導(dǎo)體被稱為“SOI” 112或“SOI層”112。在本申請中，SOI襯底作為整體(B卩，所有的三個層:體105、B0X110和S0I112)被稱為“SOI襯底” 100。注意，對于SOI襯底100，襯底102的頂表面等于SOI112層的頂表面。
[0046]繼續(xù)參照圖2A，可以由注入工藝或接合工藝形成B0X105。典型地，BOX的絕緣層是氧化物，優(yōu)選是二氧化硅。S0I112層可以是硅、摻雜有常規(guī)的“η”或“p”雜質(zhì)的硅、硅鍺(SiGe)、硅鍺碳(SiGeC)、碳化硅(SiC)、II1-V 半導(dǎo)體化合物(例如 In1^xGaxAs, InP、GaAs)或其它變型。SOI層112的厚度可以變化。ETSOI襯底的SOI層112的厚度可以為2nm到50nm,但是優(yōu)選為2nm到20nm或者二者之間的任何其它范圍。
[0047]制誥虛設(shè)柵極
[0048]形成具有陡峭或突變結(jié)的MOSFET的步驟20是制造虛設(shè)柵極。圖2B示出了具有使用常規(guī)構(gòu)圖技術(shù)形成的虛設(shè)柵極15的SOI襯底100。盡管虛設(shè)柵極115被示為單個矩形，但是其優(yōu)選由多種材料構(gòu)成，并且甚至更優(yōu)選地，所述多種材料以層的形式層疊。例如，所述虛設(shè)柵極可以由薄氧化物(優(yōu)選SixOyHz)頂上的氮化硅(SixNyH)形成，或者由多晶硅上的氮化物蓋層(SixNyHz)形成。在任一種情況下，虛設(shè)柵極電介質(zhì)117 (優(yōu)選SixOyHz)可以位于虛設(shè)柵極115與SOI層112之間。層的排序和材料的其它變型也是可接受的，只要虛設(shè)柵極115的最后的(頂)層具有足夠的停止(蝕刻或CMP)屬性。虛設(shè)柵極的總高度可以在從20nm到IOOnm的范圍內(nèi)變化或者在二者之間的任何其它范圍內(nèi)變化。在使用升高的源極/漏極的實施例中，虛設(shè)柵極的總高度(虛設(shè)柵極電介質(zhì)117 (如果有)和虛設(shè)柵極115的高度之和)必須超過升高的源極/漏極的高度。通常，所述總高度超過升高的源極漏極5nm到40nm或者二者之間的任何其它范圍。優(yōu)選地，所述總的柵極高度超過升高的源極漏極高度15nm到30nm。注意,升高的源極漏極高度可以在從IOnm到50nm的范圍內(nèi)或者二者之間的任何其它范圍內(nèi)變化，并且優(yōu)選在從20nm到30nm的范圍內(nèi)變化。
[0049]形成結(jié)`
[0050]參考圖2C，制造具有陡峭結(jié)的MOSFET的第三步驟30涉及形成結(jié)。通常來說，結(jié)29是具有不相似的摻雜的兩個區(qū)域相遇的地方。摻雜的差別可以在于摻雜劑的類型(例如，η或P)或者在于摻雜劑濃度水平(重摻雜對輕摻雜)或者二者。
[0051]為了形成結(jié)，制造摻雜的源極和漏極。有很多方式來制造源極和漏極，所述方式包括但不限于:(1)生長原位摻雜的升高的源極和漏極，之后進行退火；(2)向襯底中諸如離子，之后進行退火；(3)生長升高的源極和漏極，向升高的源極和漏極中諸如離子，之后進行退火；以及(4)上述方式的任何適當?shù)慕M合。所述方法中的任何方法可以采用在源極/漏極形成之前形成在虛設(shè)柵極側(cè)壁上的可選的偏移間隔物135?？蛇x的偏移間隔物135可以由氮化硅(SixNyHz)、氧化硅(SiOxHy)或其它材料制成。
[0052]圖2C示出了由生長原位摻雜的升高的源極和漏極并且之后進行退火的第一種方法制造的升高的源極/漏極。此處，通過外延形成升高的源極120和升高的漏極120。然后，對升高的源極和漏極120進行退火，該退火將摻雜劑中的一些從升高的源極和漏極120驅(qū)逐到襯底100中，更具體地，驅(qū)逐到SOI層112的一部分中，以形成源極/漏極延伸125。源極/漏極延伸125與SOI層112的結(jié)129用將摻雜的延伸125與SOI層112分開的線表示。結(jié)129是輕摻雜的(或未摻雜的)SOI與較重摻雜(或者具有不同摻雜種類的)源極/漏極延伸125相遇的地方。
[0053]注意，如果使用第二種方法，在一個實施例中，在離子注入工藝之后進行退火的方法，則(I)沒有升高的源極/漏極120并且(2)源極和漏極取代源極和漏極延伸125。在那種情況下，結(jié)129是未/輕摻雜的SOI層112與較重摻雜的源極和漏極相遇的地方。或者，可以在升高的源極/漏極外延工藝之前或之后執(zhí)行離子注入工藝。
[0054]在本申請中，升高的源極/漏極工藝的源極/漏極延伸125以及離子注入工藝的源極/漏極將統(tǒng)稱為“摻雜SO1-源極-漏極”。
[0055]下面的段落將進一步在如下方面討論結(jié)129 (I):結(jié)的軌跡，(2)結(jié)的位置，(3)結(jié)的陡度以及(4)結(jié)的寬度。
[0056]結(jié)129可以具有不同的軌跡，這又導(dǎo)致不同的摻雜SO1-源極-漏極形狀。例如，如果結(jié)很大程度上是垂直的，則所得到的摻雜SO1-源極-漏極125的形狀是矩形的，見圖2D (注意為了清楚起見升高的源極/漏極和虛設(shè)柵極特征被移除)。如果結(jié)是傾斜的，則所得到的摻雜SO1-源極-漏極125的形狀是梯形的，見圖2E(注意為了清楚起見升高的源極/漏極和虛設(shè)柵極特征被移除)。圖2F示出了一個優(yōu)選實施例，其中結(jié)是傾斜的從而在SOI層112的頂部102，結(jié)更靠近從虛設(shè)柵極的中心繪制的垂直線136 (見圖2F中的“a”);并且隨著結(jié)129更深地移入SOI層112中，結(jié)更遠離從虛設(shè)柵極的中心繪制的垂直線136(見圖2F中的“b”)。因此，在一個優(yōu)選實施例中，結(jié)的頂部到柵極中心線136的距離小于結(jié)的底部到柵極中心線136的距離；參考圖2F，這意味著a〈b。結(jié)的深度和軌跡由包括如下的因素決定=SOI層112的厚度、摻雜劑種(species)、退火時間和溫度；如果使用離子注入，諸如能量和角度；以及如果使用升高的源極漏極，升高的源極漏極的高度；以及其它因素。
[0057]結(jié)129的位置可以相對于從虛設(shè)柵極的側(cè)壁繪制的垂直線137變化。在圖2G所示的優(yōu)選實施例中，結(jié)129是傾斜的，從而結(jié)的頂部129a (以及摻雜SO1-源極/漏極125的一部分)位于虛設(shè)柵極115下方并且在從虛設(shè)柵極側(cè)壁延伸的垂直線137內(nèi)，而結(jié)的底部12% (以及摻雜SO1-源極/漏極125的一部分)不位于虛設(shè)柵極下方并且在柵極區(qū)域外延伸。應(yīng)當注意，結(jié)相對于虛設(shè)柵極的確切位置可以變化。例如，結(jié)的頂部可以與可選的偏移間隔物135齊平(S卩，對準)，或者要不然可以并不直接在虛設(shè)柵極115下方。重要的是，在步驟60 (下文中將討論)期間，在襯底被蝕刻以形成凹陷時結(jié)的一部分被蝕刻。結(jié)129相對于虛設(shè)柵極115的側(cè)壁137的位置由諸如虛設(shè)柵極115的寬度、偏移間隔物135的存在和寬度、上段末尾討論的深度和軌跡的因素決定，并且在升高的源極/漏極120應(yīng)用中，由升高的源極/漏極的形狀決定。
[0058]結(jié)的陡度由摻雜劑梯度限定。一般而言，摻雜劑梯度是給定距離上摻雜濃度的變化(即，摻雜濃度對距離的曲線的斜率)。參考圖21，示出了在圖2H的給定距離“c-d”上的摻雜濃度變化。距離“c-d”在SOI層112開始于點C，橫跨結(jié)129并且在源極/漏極延伸125中在點d結(jié)束。圖21是距離“c-d”(在X軸上)上的摻雜劑濃度(摻雜劑/cm3)(在y軸上)的曲線。該曲線具有三個不同的區(qū)域。在開始于點“c”的第一區(qū)域(I)，摻雜劑濃度相對恒定。向著結(jié)129移動，到達第二區(qū)域(II)，在第二區(qū)域，濃度開始增加從而在曲線中產(chǎn)生斜坡。向著點d移動，到達第三區(qū)域(III)，在第三區(qū)域在源極/漏極延伸125中實現(xiàn)標稱的摻雜水平。區(qū)域II中的濃度對距離的斜坡限定了結(jié)的陡度。斜坡的寬度限定了結(jié)寬度。陡坡和小寬度表示陡峭或突變結(jié)。不是那么陡峭的斜坡(淺斜坡)和更大的寬度表示非陡峭(擴散)結(jié)。無論PFET還是nFET，突變結(jié)的典型斜率在0.5nm每十倍(perdecade)(摻雜劑濃度)到3nm每十倍(摻雜劑濃度)的范圍內(nèi)或者二者之間的任何其它范圍內(nèi)。典型的陡峭結(jié)寬度為5nm到IOnm或者二者之間的任何其它范圍。無論pFET還是nFET，擴散結(jié)的斜率在3nm每十倍(摻雜劑濃度)到IOnm每十倍(摻雜劑濃度)的范圍內(nèi)或者二者之間的任何其它范圍內(nèi)。對于擴散結(jié)典型的結(jié)寬度為3到20nm或二者之間的任何其它范圍。圖21示出了具有寬結(jié)的淺斜坡，因此形成了擴散結(jié)。在下表中總結(jié)了結(jié)特征。
[0059]
[0060]
【權(quán)利要求】
1.一種制造金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的方法，包括: 提供絕緣體上半導(dǎo)體層(SOI層)； 在所述SOI層上形成虛設(shè)柵極； 通過摻雜所述SOI層以形成摻雜的SO1-源極-漏極，形成多個第一結(jié)； 在所述SOI層之上形成絕緣層； 除去所述虛設(shè)柵極，形成所述SOI層的暴露部分； 蝕刻所述SOI層的所述暴露部分，其中所述蝕刻: (i)在所述SOI層中形成凹陷； (ii)在所述凹陷下方留下所述SOI層的剩余部分；以及 (iii)除去所述第一結(jié)的至少一部分； 使用膜至少部分填充所述凹陷以形成溝道膜以及在所述溝道膜與所述摻雜的SO1-源極-漏極之間的多個第二結(jié)； 在所述溝道膜之上沉積高介電常數(shù)材料；以及 形成與所述高介電常數(shù)材料接觸的金屬柵極疊層。
2.根據(jù)權(quán)利要求1的方法，其中所述多個第一結(jié)位于所述摻雜的SO1-源極-漏極與所述SOI層相遇的位置處?！?br> 3.根據(jù)權(quán)利要求1的方法，其中所述MOSFET是多柵極器件。
4.根據(jù)權(quán)利要求1的方法，其中所述MOSFET具有約5nm到約25nm并且在其間變化的柵極寬度。
5.根據(jù)權(quán)利要求1的方法，還包括: 在形成所述第一結(jié)之前形成偏移間隔物。
6.根據(jù)權(quán)利要求1的方法，其中除去所述虛設(shè)柵極暴露所述第一結(jié)的至少一部分。
7.根據(jù)權(quán)利要求1的方法，其中蝕刻是各向同性的以產(chǎn)生底切。
8.一種絕緣體上半導(dǎo)體(SOI)襯底，包括: 所述襯底的頂表面； 摻雜的SO1-源極； 摻雜的SO1-漏極； 位于所述摻雜的SO1-源極和所述摻雜的SO1-漏極之間的溝道膜，其中所述溝道膜具有溝道頂表面；以及 位于所述溝道膜下方的剩余SOI層。
9.根據(jù)權(quán)利要求8的襯底，其中所述溝道膜的厚度大于剩余SOI層的厚度。
10.根據(jù)權(quán)利要求8的襯底，其中所述襯底頂表面高于所述溝道頂表面，由此產(chǎn)生從所述溝道膜頂表面到所述襯底頂表面的臺階高度。
11.根據(jù)權(quán)利要求10的襯底，其中所述臺階高度為約Inm到約IOnm并且在其間變化。
12.根據(jù)權(quán)利要求8的襯底，其中所述溝道膜與所述摻雜的SO1-源極和所述摻雜的SO1-漏極鄰接，從而形成溝道-源極結(jié)和溝道-漏極結(jié)，其中所述溝道-源極結(jié)和所述溝道-漏極結(jié)是陡峭結(jié)。
13.根據(jù)權(quán)利要求8的襯底，其中所述剩余SOI層與所述摻雜的SO1-源極鄰接并且與所述摻雜的SO1-漏極鄰接，從而形成剩余-源極結(jié)和剩余-漏極結(jié)，其中所述剩余-源極結(jié)和所述剩余-漏極結(jié)是擴散結(jié)。
14.根據(jù)權(quán)利要求12的襯底，其中所述陡峭結(jié)具有約0.5nm每十倍到約3nm每十倍并且在其間變化的摻雜劑梯度。
15.根據(jù)權(quán)利要求12的襯底，其中所述擴散結(jié)具有約3nm每十倍到約IOnm每十倍并且在其間變化的摻雜劑梯度。
16.一種金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，包括: 摻雜的SO1-源極； 摻雜的SO1-漏極； 位于所述摻雜的SOI層和摻雜的SO1-漏極之上的絕緣體層； 位于所述摻雜的SO1-源極和所述摻雜的SO1-漏極之間的溝道膜，其中所述溝道膜具有頂表面； 位于所述溝道膜之下的剩余SOI層； 在所述絕緣體中的開口，其中所述開口位于所述溝道膜的至少一部分之上； 與所述溝道膜的至少一部分接觸的高介電常數(shù)材料；以及 與所述高介電常數(shù)材料相接觸的金屬柵極。
17.根據(jù)權(quán)利要求16的M0SFET，還包括: 約5nm到約25nm并且在其間變化的柵極寬度。
18.根據(jù)權(quán)利要求16的M0SFET，其中 所述溝道膜具有多個側(cè)壁； 所述高介電常數(shù)材料具有多個外表面；以及 所述溝道膜側(cè)壁中的至少一個與所述介電常數(shù)材料外表面之一垂直對準。
19.根據(jù)權(quán)利要求16的M0SFET，其中 所述溝道膜具有溝道膜寬度；以及 所述溝道膜寬度為約5nm到約50nm并且在其間變化。
20.根據(jù)權(quán)利要求16的M0SFET，還包括: 位于所述摻雜的SO1-源極之上的升高的源極；以及 位于所述摻雜的SO1-漏極之上的升高的漏極。
【文檔編號】H01L21/00GK103582930SQ201280018022
【公開日】2014年2月12日 申請日期:2012年3月7日 優(yōu)先權(quán)日:2011年4月14日
【發(fā)明者】程慷果, B·多里斯, A·卡基菲魯茲, P·庫爾卡尼 申請人:國際商業(yè)機器公司